【課題】 同一基板上に形成された半導体素子間に流れる寄生電流による半導体素子の誤動作を抑制する構造を有する半導体装置を提供することを目的とする。
【解決手段】
ｐ型半導体基板１に電気的に接続されたｎ型のコレクタ引き出し層５３を備えた小信号素子であるバイポーラトランジスタ５０と、ｐ型半導体基板１に電気的に接続されたｎ型拡散層６７を備えたパワートランジスタ素子であるＤＭＯＳトランジスタ６０と、ｐ型半導体基板１に電気的に接続され、かつ、ダミー電極１３に接続されたｎ型のダミーＮ島１０と、ｐ型半導体基板１に電気的に接続され、かつ、フィールド電極２３に接続されたｐ型のフィールド部２０と、ダミー電極１３とフィールド電極２３を接続し、ボンディングパット７０に接続する配線３０とを備える。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】高耐圧で、基板への電流の漏れが抑制され、かつ、端子に負入力があった場合でも基板から端子への電流の抜けが抑制されたダイオードを基板上に有する半導体装置およびその製造方法を提供すること。
【解決手段】Ｐ型基板１と、Ｐ型基板１上に順次形成されたＮ型埋め込み層２、Ｐ型埋め込み層３、およびＮ型エピタキシャル層４と、Ｐ型埋め込み層３上に形成されＮ型エピタキシャル層４を囲むＰ型拡散層６と、ゲート領域を構成するＰ型拡散層８およびＰ型拡散層１１と、ソース領域を構成するＮ型拡散層９、Ｐ型拡散層１２およびＮ型拡散層１３と、Ｎ型エピタキシャル層４の上方に形成されＰ型拡散層１２およびＮ型拡散層１３と短絡したゲート電極と、を備え、Ｎ型埋め込み層２はフローティング状態にある。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】微細加工が求められる半導体装置であるＢｉＣＭＯＳの製造方法に関し、特に半導体基板上に形成されるエピタキシャル層の表面の平坦性を向上することを課題とする。
【解決手段】本発明のＢｉＣＭＯＳの製造方法は、Ｐ型シリコン基板１の主面をエッチングしてくぼみ部３２を形成する第１工程と、くぼみ部３２を被覆するシリコン酸化膜２２をマスクにして当該Ｐ型シリコン基板１にＮ＋型埋め込み層２を形成する第２工程と、Ｎ＋型埋め込み層２を含むＰ型シリコン基板１の主面を熱酸化して、Ｐ型シリコン基板１上にシリコン酸化膜２２を含むシリコン熱酸化膜２５を形成する第３工程と、シリコン熱酸化膜２５を除去した後、Ｎ＋型埋め込み層２を含むＰ型シリコン基板１の主面上にＮ型エピタキシャル層を形成する第４工程と、を含む。 （もっと読む）

【課題】設計時の配置、又はプロセスばらつきによってパイプライン処理を行う各ステージ毎に処理速度が異なる。そこで、本発明の目的は、各段の処理機構が独立して動作でき、それらが同じ一定の時間内で処理が終了できるプロセッサの設計および製造を行うできる装置を提供することである。
【解決手段】複数段のステージ分割されたパイプライン処理を行う演算器において、各段が独立に動作することが求められている各段及びステージ毎に、独立に各段及びステージを構成しているＭＯＳトランジスタのしきい値電圧を製造後において変化させる。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。 （もっと読む）

【課題】Ｓｉおよびこれと同族元素であるＧｅ，Ｃなどの組合せを用いて、低消費電力で高速なＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】Ｓｉ層１と、その上に形成されたＭＯＳＦＥＴのゲート電極１６と、Ｓｉ層１に形成されたソース領域１４及びドレイン領域１５と、それらの間の領域に形成されるチャネル領域とを有する半導体装置の製造方法において、ソース領域１４またはドレイン領域１５が形成される領域のＳｉ層１を選択的にエッチングし、形成された溝内にＳｉＧｅを選択成長させる。 （もっと読む）

【課題】 素子分離絶縁膜の微細化、及びＭＯＳトランジスタの性能向上を図る。
【解決手段】
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、第１のＭＯＳトランジスタ１１が形成される半導体基板１００の第１の領域１０と、第１の領域１０に隣接され、かつ第２のＭＯＳトランジスタ２１が形成される半導体基板１００の第２の領域２０と、第１領域１０と第２領域２０の間に形成された第１の素子分離絶縁膜３０と、第１領域１０に形成された複数層の半導体エピタキシャル層１２とを有し、第１の素子分離絶縁膜３０のアスペクト比が６．７以上である半導体装置。 （もっと読む）

【課題】半導体基板内に縦型のスイッチング素子群が設けられている半導体装置において、スイッチング素子領域内の局所的な温度上昇を抑制する。
【解決手段】半導体装置１００の半導体基板内に、縦型のスイッチング素子群が設けられているスイッチング素子領域５０を備えている。スイッチング素子領域５０は、第１領域５１と第２領域５２を有している。第１領域５１には、バイポーラ構造の第１スイッチング素子群が設けられている。第２領域５２には、ユニポーラ構造の第２スイッチング素子群が設けられている。第２スイッチング素子群は、第１スイッチング素子群の間に設けられている。 （もっと読む）

【課題】ＭＯＳトランジスタのＥＳＤ耐量を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、ＭＯＳトランジスタ１と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第１のダイオード回路１１６と、第１のダイオード回路の複数の多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第１の単結晶シリコンダイオード１８と、多結晶シリコンからなる多結晶シリコンダイオードが複数直列に接続されて構成された第２のダイオード回路１１７と、第２のダイオード回路の複数直列に接続された多結晶シリコンダイオードの逆方向降伏電圧の総和よりも低い逆方向降伏電圧を有し、単結晶シリコンからなる第２の単結晶シリコンダイオード１９を備える。 （もっと読む）

【解決手段】ＧａＡｓを用いることができる基板（１）の上方にｎ層（３）が配置され、前記ｎ層上にｐ層（４）が配置される。前記ｐ層は、ゲート電極（１０）によって２つの別個の部分に分けられ、ソース及びドレインが形成されている。前記ゲート電極は、ゲート絶縁膜（６）によって半導体材料から絶縁されている。ソース／ドレインコンタクト（１１）が、前記ｐ層の前記２つの別個の部分に電気的に接続されている。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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【課題】優れた特性を有し、ＩＣ化に適した起動回路を提供する。
【解決手段】Ｎ型エピタキシャル層１２に形成され、ドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成される。ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 （もっと読む）

【課題】回路の小型化を可能とする、トレンチ構造を有する半導体装置を提供すること。
【解決手段】第１ｎ型半導体層１１と、第２ｎ型半導体層１２と、ｐ型半導体層１３と、ｐ型半導体層１３を貫通して、第２ｎ型半導体層１２に達するトレンチ３と、ｎ型半導体領域１４と、ゲート絶縁部５と、このゲート絶縁部５により、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４と絶縁されており、少なくとも一部がトレンチ３内部に形成されたゲート電極４１と、ｎ型半導体領域１４と導通しているソース電極４２と、を備えた半導体装置Ａであって、ショットキー電極ｄ１をさらに備え、ショットキー電極ｄ１は、ソース電極４２と導通しており、かつ、ｐ型半導体層１３、ｎ型半導体領域１４およびゲート電極４１と絶縁されており、ショットキー電極ｄ１と第２ｎ型半導体層１２とがトレンチ３内で接合されることにより、ダイオードを形成している。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。非重畳領域下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、ゲートパッド部から保護ダイオードまでの距離が、ソースパッド部から保護ダイオードまでの距離より小さくなる位置に保護ダイオードを配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、ＢＣＤ（複合高圧）素子及びその製造方法を提供する。
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板１００の上側の一部に形成された埋込層１１０と、上記半導体基板の上に形成されたエピ層１２０と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域１３０と、上記エピ層の上側の一部に形成されたベース領域１４０と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域１７０と、を含む。実施の形態に係るＢＣＤ素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含む。 （もっと読む）

【課題】半導体基材内に深く伸びる極薄異材料層を製造する方法を提供する。
【解決手段】半導体基材内に異材料層が配置された半導体素子を製造するための方法であって、対向し合う２つの各側壁と底部とを有するトレンチを上記半導体基材内に作成する工程と、上記トレンチの上記２つの各側壁のうちの第１の側壁に異材料層を作成する工程と、上記トレンチの上記２つの各側壁のうちの第２の側壁および底部に半導体材料をエピタキシャルに堆積することによって上記トレンチを充填する工程とを含んでいる方法。 （もっと読む）

【課題】本発明は、ＩＣ（integrated circuit）の集積度が向上し、しかもショートチャネル効果を防止することができるＭＯＳ半導体デバイスを形成する方法を提供する。
【解決手段】ＤＲＡＭアクセストランジスタのようなメモリデバイスであって、窪み付きゲート構造を有するメモリデバイスを形成する方法が開示されている。まず、絶縁用のフィールド酸化物領域（２１）が半導体基板上に形成され、ついで、窒化シリコン層（１８）にパターン形成が行われ、エッチングによりトランジスタトレンチ（２２）が得られる。その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを、隣接し隆起した窒化シリコン構造に対して研磨できるようにするため、このトランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。 （もっと読む）