【課題】トランジスタの性能向上を図ってスペーサを形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲートを覆って、半導体基板上に、高誘電体材料を含むバリア絶縁膜を形成する工程と、バリア絶縁膜上に、スペーサ絶縁膜を形成する工程と、スペーサ絶縁膜を、異方性エッチングして、ゲートの側壁上にスペーサを残して除去する工程と、露出したバリア絶縁膜を除去する工程と、ゲート及びスペーサをマスクとして、半導体基板に不純物を注入し、エクステンションを形成する工程と、さらにサイドウォールを形成し、ゲート、スペーサ、及びサイドウォールをマスクとして、ソース／ドレイン領域を形成する工程とを有する。 （もっと読む）

【課題】半導体装置において、面積の増大を招くことなく高い電流能力を得ることができる高耐圧ＭＯＳトランジスタの構造を提供する。
【解決手段】例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。前記高濃度Ｐ型拡散領域１０６の内方には、高濃度Ｎ型拡散領域１０４が形成され、このＮ型拡散領域１０４は、コンタクト１０７を介してその上層のソース又はドレイン領域１１３、１１４に接続される。前記高濃度Ｐ型拡散領域１０６には、コンタクト１０７は形成されない。前記ゲートＧの近傍には、前記低濃度Ｎ型拡散領域１０８と、前記低濃度及び高濃度Ｎ型拡散領域１０９、１０６と、高濃度Ｎ型拡散領域１０４とにより寄生バイポーラトランジスタ２０３、２０４が形成される。 （もっと読む）

【課題】 不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。
【解決手段】 半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０^１７ｃｍ^−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。 （もっと読む）

【課題】ソース配線とソース電極の接続配置を最適にすることにより、各トランジスタのオン／オフタイミングのバラツキを抑制する半導体装置を提供する。
【解決手段】ゲート配線は、ソース電極を囲むように配置する第１のゲート配線とともに、ソース電極を分割する第５ゲート配線を配置し、第１〜４のゲート配線の外周に配置されたソース配線と、第５のゲート配線により分割されたソース電極とを接続し、第１、第２のゲート配線と第５ゲート配線の一方は、第３ゲート配線に設けられる電圧を供給するゲート端子に接続され、第４ゲート配線に延びる第５ゲート配線の他方は、第４ゲート配線と金属配線をしないで第１の間隔（第１の低抵抗部を設ける）を設け、第４ゲート配線の両端付近に第１と第２ゲート配線と金属配線をしない第２、第３の間隔（第２、第３の低抵抗部を設ける）を形成する半導体装置である。 （もっと読む）

【課題】バイポーラおよびＭＯＳ、受動素子を含む集積回路の製造方法において、ＭＯＳ、受動素子を絶縁膜で覆った後に、バイポーラのベース以降の工程を行うことを特徴とする半導体装置を提供する。
【解決手段】基板にバイポーラ・トランジスタの能動領域及びＭＯＳ素子の能動領域４１を形成し、能動領域の周りに水平面において絶縁領域８１を形成し、ＭＯＳ素子の能動領域上にＭＯＳゲート領域１１１、１１２を形成し、ＭＯＳゲート領域及びトランジスタの能動領域４１上に絶縁材料層１４１を形成し、絶縁層１４１の残りの部分がバイポーラ・トランジスタの能動領域を部分的に覆うように、絶縁層１４１に開口１４３を形成することにより、トランジスタの能動領域内にベース領域を画定する。絶縁層１４１は、ＭＯＳゲート領域上に残り、後続の製造工程の間ＭＯＳゲート領域を密閉及び保護する。 （もっと読む）

【課題】ゲート電極の低抵抗化を図ることができるとともに、ゲート電極の表面に大きな凹みが形成されるのを防止することができる構造の半導体装置およびその製造方法を提供する。
【解決手段】酸化膜２０上に、第１トレンチ６内に空間２２が残り、かつ、第２トレンチ７を埋め尽くすような厚さのドープドポリシリコン層２１が形成される。次いで、ドープドポリシリコン層２１上に、空間２２を埋め尽くすような厚さのノンドープポリシリコン層２３が形成される。その後、エッチバックにより、ドープドポリシリコン層２１およびノンドープポリシリコン層２３における第１トレンチ６および第２トレンチ７外の部分が除去される。 （もっと読む）

【課題】バイポーラトランジスタの所望の特性が出なくなるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、バイポーラトランジスタ１と、素子分離絶縁膜１７および素子分離絶縁膜１６と、ベース・コレクタ間分離絶縁膜１８とを備えている。また、ベース・コレクタ間分離絶縁膜１８と素子分離絶縁膜１６との間に埋込コレクタ領域１２のリーチスルー領域１２ａが配置されており、ベース電極２０および２１は、それぞれ、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７に乗り上げるように配置されており、素子分離絶縁膜１７のベース電極２０が乗り上げている部分およびベース・コレクタ間分離絶縁膜１８のベース電極２１が乗り上げている部分の厚みは、バイポーラトランジスタ１が形成される領域以外の領域に形成される素子分離絶縁膜１６の厚みよりも大きい。
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【課題】応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供する。
【解決手段】絶縁ゲートトランジスタ素子２１とダイオード素子２２とが同じ半導体基板に形成され、絶縁ゲートトランジスタ素子２１とダイオード素子２２が逆並列に接続されてなる半導体装置６０であって、ダイオード素子２２に電流が流れた場合に、絶縁ゲートトランジスタ素子２１のゲート（Ｇ）端子の電位を下げて、該絶縁ゲートトランジスタ素子２１のゲートをオフする第１制御トランジスタ素子ＳＴ１が、前記半導体基板に形成されてなる半導体装置６０とする。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】垂直型及び水平型ゲートを有する半導体素子及び製造方法を提供する。
【解決手段】本発明のある態様の半導体素子は、高濃度第１導電型の半導体基板と、前記半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、前記エピタキシャル層の所定領域に互いに隔たって形成された複数個の第２導電型のベース領域と、一方の側の端部または両側端部の前記ベース領域を除く前記各ベース領域内に形成された複数個の高濃度第１導電型のソース領域と、前記各ベース領域間の前記エピタキシャル層に形成された複数個の高濃度第１導電型のドレイン領域と、前記各ソース領域とベース領域を貫通して形成される複数個のトレンチと、前記各トレンチ内に形成された第１ゲート電極と、前記各ドレイン領域と前記ベース領域間に形成されるフィールド酸化膜と、前記各ソースと前記ドレイン領域間の前記ベース領域上に形成される複数個の第２ゲート電極と、を含む。 （もっと読む）

【課題】サージ電圧によって自身が破壊されるのを防止した静電保護回路を提供する。
【解決手段】半導体基板１０上に、１つのバイポーラトランジスタ２０、２つのＭＯＳトランジスタ３０および制御回路４０を備える。バイポーラトランジスタ２０は信号線路Ｌ_１と電気的に接続されたコレクタ領域２１と、電気的に浮遊したベース領域２２と、接地線路Ｌ_３と電気的に接続されたエミッタ領域２３とを有し、各ＭＯＳトランジスタ３０は、信号線路Ｌ_１と電気的に接続されたソース領域３１と、ベース領域２２と兼用されたドレイン領域と、ソース領域３１とドレイン領域との間に形成されたゲート絶縁膜３２と、信号線路Ｌ_１にサージ電圧が印加されたときに制御回路４０によって接地線路Ｌ_３と電気的に接続されるゲート電極３３とを有する。 （もっと読む）

【課題】チャネル領域における高いキャリア移動度を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。 （もっと読む）

【課題】ＤＳＢ基板を用いてＨＯＴ構造の半導体基板を作製するに際し、その機能性基板の、互いに異なる結晶方位を有する結晶領域の境界における結晶欠陥の発生を抑制し、本来的な実用に足る前記ＨＯＴ構造の半導体基板を提供する。
【解決手段】第１の結晶方位を有するシリコン支持基板と、このシリコン支持基板上に直接的に形成され、前記シリコン支持基板の前記第１の結晶方位と異なる結晶方位を有する第１の結晶領域と、前記シリコン支持基板の前記第１の結晶方位と異なる結晶方位を有する第２の結晶領域とを有するシリコン機能性基板とを具えた半導体基板において、前記シリコン機能性基板の、前記第１の結晶領域及び前記第２の結晶領域の境界に、少なくとも前記シリコン支持基板の主面にまで達するような溝部を形成する。 （もっと読む）

【課題】本発明は、スペース上の制約がある場合であっても、既存の拡散層を利用し、静電耐性を高めることができるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板９０に形成され、異なる導電型の拡散層２１、２２、４１、４２からなるドレイン領域２０とバックゲート領域４０とを有するＭＯＳトランジスタ１００，１００ａ、１００ｂであって、
前記ドレイン領域２０と前記バックゲート領域４０とが隣接して配置され、隣接面にＰＮ接合が形成された領域を有することを特徴とする。 （もっと読む）

【課題】同一半導体基板に集積したＭＯＳＦＥＴとショットキーダイオードのチップサイズを従来のものより大きくすることなく、高耐圧でしかも安価に作製できる半導体装置を提供すること。
【解決手段】ＭＯＳＦＥＴにショットキー接合を内蔵させるときに、ショットキー接合はＭＯＳＦＥＴのｐボディ領域６とゲート電極１０と隔てられた場所に配置し、ショットキー接合の端部をｐ型の浅い接合によって囲まれるようにする。さらに、ショットキー接合の端部にある浅いｐ型接合２０と、ＭＯＳＦＥＴのｐボディ領域６との間がＭＯＳゲートによって接続され、ゲートに負のバイアスが印加されると、ＭＯＳＦＥＴのｐボディ領域６とショットキー接合の端部のｐ型領域２０とが導電接続されるようにする。また、ＭＯＳＦＥＴのｐボディ領域６内でソース領域と直接のコンタクトせず、前記ショットキー接合の端部のｐ型領域にＭＯＳＦＥＴを介して電気的に接続される構造を有する。 （もっと読む）

【課題】プレーナ型ＭＯＳＦＥＴと混載されるＶＤＭＯＳＦＥＴのボディ領域を、その底部においても表層部とほぼ同じ不純物濃度を有するように形成することができる、半導体装置の製造方法およびこの製造方法により製造される半導体装置を提供する。
【解決手段】Ｎ型のエピタキシャル層６が形成された後、そのエピタキシャル層６の表面におけるＶＤＭＯＳＦＥＴ３のボディ領域９となる部分に、ボディ領域用凹部３３が形成される。その後、エピタキシャル成長法またはＣＶＤ法により、ボディ領域用凹部３３に、Ｐ型の半導体層３４が埋設される。 （もっと読む）

【目的】チップ面積の増加を伴うことなく高サージ耐量の半導体装置を提供する。
【解決手段】半導体基板１の裏面に形成されるサージ保護素子であるショットキーバリアダイオード３１を横型のＭＯＳＦＥＴ３４やＩＣが形成される素子領域３２の直下の位置に重なるように形成することで、チップ面積の増加を伴わずに動作抵抗を小さくして、半導体装置のサージ耐量を向上させることができる。 （もっと読む）

【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。 （もっと読む）

【目的】チップ面積の増大を伴うことなく、高いサージ耐量を確保でき、さらにバッテリー逆接続保護もできるサージ保護素子を有する半導体装置を提供する。
【解決手段】ｐ型半導体層１の表面層にｎ型拡散領域３２、３３が形成され、その表面には絶縁膜３を介して横型ＭＯＳＦＥＴが形成される。この横型ＭＯＳＦＥＴの下に形成された絶縁膜３下にサージ保護素子である縦型ダイオード構成する拡散領域３２、３３の一部を形成することにより、チップ面積の増加を伴わずに動作面積を広げることができて高いサージ耐量を確保できる。 （もっと読む）

【課題】ソース・ドレイン間に並列に一体的にショットーダイオードが形成されたトレンチゲート型半導体装置において、破壊耐量を改善すること。
【解決手段】第１導電型半導体層と、第１導電型半導体層内の主面側に選択的に設けられた第２導電型拡散領域と、第２導電型拡散領域内に選択的に設けられた第１導電型拡散領域と、第１導電型拡散領域に接触し、かつ第２導電型拡散領域を貫通して第１導電型半導体層に達する複数の第１のトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、第１導電型半導体層内において第２導電型拡散領域と離間して設けられた第２導電型の第１の半導体領域と、第２導電型拡散領域内において隣り合う第１のトレンチ間に設けられた第２導電型の第２の半導体領域と、第１の半導体領域が設けられた第１導電型半導体層側の第１主面及び第１導電型拡散領域に接続された第１主電極とを具備する。 （もっと読む）