トランジスタ及びその製造方法
【課題】Siチヤネルを有するNMOSとSiGeチャネルを有するPMOSで、NMOSには引張り歪みを与える、PMOSには、表面のダングリングボンドを減少させることができる半導体装置を提供する。
【解決手段】単結晶シリコン基板50の一部領域にシリコンゲルマニウムチャネル膜54aを形成し、PMOSトランジスタを、シリコン膜60aを形成し、NMOSトランジスタを形成する。単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタ、NMOSトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、シリコン窒化膜82を形成し、PMOSトランジスタは、シリコンゲルマニウムチャネル膜表面のダングリングボンドの除去により、ホールスキャタリングが抑制され、NMOSトランジスタには引張り歪みを与えることにより動作特性の改善ができる。
【解決手段】単結晶シリコン基板50の一部領域にシリコンゲルマニウムチャネル膜54aを形成し、PMOSトランジスタを、シリコン膜60aを形成し、NMOSトランジスタを形成する。単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタ、NMOSトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、シリコン窒化膜82を形成し、PMOSトランジスタは、シリコンゲルマニウムチャネル膜表面のダングリングボンドの除去により、ホールスキャタリングが抑制され、NMOSトランジスタには引張り歪みを与えることにより動作特性の改善ができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランジスタ及びその製造方法に関し、より詳細には、高集積化され高性能を有するCMOSトランジスタ及びその製造方法に関する。
【背景技術】
【0002】
高性能を有しながら高集積化されたトランジスタを形成するために多様な研究が進行されている。
【0003】
一例として、トランジスタのチャネル領域にストレスを加えるストレス調節工程が研究されている。また、トランジスタのゲート絶縁膜及びゲート電極を成す物質に対して多様に研究している。すなわち、前記ゲート絶縁膜をシリコン酸化膜でない高誘電率を有する物質に変更し、前記ゲート電極をポリシリコンでない金属物質に変更することが研究されている。これに加えて、前記トランジスタを形成するための基板物質もシリコン以外に代替可能な物質を研究している。
【0004】
しかし、一つの基板上のNMOSトランジスタ及びPMOSのトランジスタは相異なる電気的特性を有するので、相互同じ製造工程を通じて、前記NMOSトランジスタ及びPMOSトランジスタを共に形成することは容易でない。また、前記NMOS及びPMOSトランジスタの各要素を形成するための材料の物性が相異なり、各要素を形成する材料の物性が相互トレードオフの関係を有し得る。そのため、複雑な製造工程を通じて相互最適化されたNMOSトランジスタ及びPMOSトランジスタをそれぞれ形成しなければならない。従って、複雑な工程を伴わず、優秀な特性を有する超高集積化されたトランジスタを製造する方法が要求されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開2008−251850号明細書
【特許文献2】米国特許出願公開2008−142902号明細書
【特許文献3】韓国登録特許0729261号
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は優秀な特性を有するMOSトランジスタを提供することにある。
【0007】
本発明の他の目的は前記のMOSトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【0008】
前記目的を達成するための本発明の一実施形態に係るMOSトランジスタは、単結晶シリコン基板の一部領域上に、内部及び上部表面にSi−H、または、Ge−H結合が含まれているシリコンゲルマニウムチャネル膜が備わる。前記シリコンゲルマニウムチャネル膜上にPMOSトランジスタが備わる。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタの表面上に引張ストレス用シリコン窒化膜が備わる。
【0009】
前記目的を達成するための本発明の他の実施形態に係るMOSトランジスタは、単結晶シリコン基板の一部領域上に、内部及び上部表面にSi−H、または、Ge−H結合が含まれているシリコンゲルマニウムチャネル膜が備わる。前記単結晶シリコン基板上に、ゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第1ゲート構造物が備わる。前記第1ゲート構造物の両側の単結晶シリコン基板にN型不純物がドーピングされた1不純物領域が備わる。前記シリコンゲルマニウムチャネル膜上に、ゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第2ゲート構造物が備わる。前記第2ゲート構造物の両側のシリコンゲルマニウムチャネル膜にP型不純物がドーピングされた第2不純物領域が備わる。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第1及び第2ゲート構造物表面上に具備された引張ストレス用シリコン窒化膜が備わる。
【0010】
前記目的を達成するための本発明の一実施形態に係るMOSトランジスタの製造方法で、単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する。前記シリコンゲルマニウムチャネル膜上にPMOSトランジスタを形成する。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら引張ストレス用シリコン窒化膜を形成する。
【0011】
本発明の一実施形態において、前記反応ガスはSiH4及びHN3を含み、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスからなる群から選択された少なくとも一つのガスを含むことができる。
【0012】
本発明の一実施形態において、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することができる。
【0013】
本発明の一実施形態において、前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は(100)チャネル方向を有することができる。
【0014】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜は内部にゲルマニウムが10〜60%含有するように形成されることができる。
【0015】
本発明の一実施形態において、前記PMOSトランジスタを形成するために、前記シリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜、ポリシリコン膜及びハードマスクパターンを形成する。前記ポリシリコン膜、導電膜及びゲート酸化膜をエッチングしてゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含むゲート構造物を形成する。また、前記ゲート構造物両側のシリコンゲルマニウムチャネル膜にP型不純物をドーピングして不純物領域を形成する。
【0016】
前記不純物領域及び前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成することができる。
【0017】
前記ゲート酸化膜はHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3及びTiO2からなる群で選択された少なくとも一つを含むことができる。また、前記金属膜はチタニウムを含むことができる。
【0018】
本発明の一実施形態において、前記単結晶シリコン基板上に単結晶シリコン基板がチャネルで使われるNMOSトランジスタを形成する工程をさらに遂行できる。
【0019】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜を形成するために、前記単結晶シリコン基板でPMOS形成領域を選択的に露出するマスクパターンを形成する。前記露出した単結晶シリコン基板に選択的エピタキシャル工程を通じてシリコンゲルマニウムチャネル膜を形成する。
【0020】
前記目的を達成するための本発明の他の実施形態に係るMOSトランジスタの製造方法において、単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する。前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上にそれぞれゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第1及び第2ゲート構造物を形成する。前記第1ゲート構造物の両側の単結晶シリコン基板にN型不純物を注入して第1不純物領域を形成する。前記第2ゲート構造物両側のシリコンゲルマニウムチャネル膜にP型不純物を注入して第2不純物領域を形成する。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第1及び第2ゲート構造物の表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら引張ストレス用シリコン窒化膜を形成する。
【0021】
本発明の一実施形態において、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することができる。
【0022】
本発明の一実施形態において、前記反応ガスはSiH4及びHN3を包含でき、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスからなる群から選択された少なくとも一つのガスを含むことができる。
【0023】
本発明の一実施形態において、前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は(100)チャネル方向を有することができる。
【0024】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜は内部にゲルマニウムが10〜60%含有するように形成されることができる。
【0025】
本発明の一実施形態において、前記第1及び第2ゲート構造物に含まれるそれぞれの導電膜パターンは同じ金属物質を含み、相異なる一関数を有するように形成されることができる。
【0026】
本発明の一実施形態において、前記第1及び第2ゲート構造物を形成するために、前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜を形成する。前記導電膜上部面の一部領域に閾値電圧調節用第1薄膜と、前記導電膜上部面の残りの領域に閾値電圧調節用第2薄膜を形成する。前記第1及び第2薄膜上にポリシリコン膜及びハードマスクパターンを形成する。また、前記ポリシリコン膜、導電膜及びゲート酸化膜をパターニングして第1及び第2ゲート構造物を形成する。
【0027】
本発明の一実施形態において、前記第1及び第2ゲート構造物側壁にスペーサを形成する工程及び前記第1及び第2不純物領域と前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成する工程をさらに含むことができる。
【0028】
本発明の一実施形態において、前記ゲート酸化膜パターンはHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3及びTiO2からなる群で選択された少なくとも一つを含み、前記導電膜パターンはチタニウムを含むことができる。
【発明の効果】
【0029】
説明した通り、本発明に係るCMOSトランジスタは、シリコンチャネルを有するNMOSトランジスタと、シリコンゲルマニウムチャネルを有するPMOSトランジスタとを含むことができる。前記NMOSトランジスタは前記シリコンチャネルにストレインドストレスが加えられるので、電子移動度が速くなり、優秀な動作特性を有するようになる。また、PMOSトランジスタでは、チャネルとして提供されるシリコンゲルマニウム膜界面のダングリングボンドが減少するので、ダングリングボンドによってホールがスキャタリングされることを抑制することができる。そのため、前記PMOSトランジスタは優秀な動作特性を有するようになる。
【図面の簡単な説明】
【0030】
【図1】本発明の一実施形態に係るPMOSトランジスタを示した断面図である。
【図2】図1に示されたPMOSトランジスタの製造方法を示した断面図である。
【図3】図1に示されたPMOSトランジスタの製造方法を示した断面図である。
【図4】図1に示されたPMOSトランジスタの製造方法を示した断面図である。
【図5】本発明の一実施形態に係るCMOSトランジスタを示した断面図である。
【図6】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図7】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図8】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図9】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図10】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図11】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図12】ダングリングボンドが含まれているシリコンゲルマニウムチャネル膜の格子構造を示す。
【図13】本発明に係るシリコンゲルマニウムチャネル膜の格子構造を示す。
【図14】サンプル及び比較サンプルのシリコン窒化膜のFTIR結果である。
【図15】サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を示す。
【図16】サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面トラップ密度を示す。
【図17】本発明の一実施形態に係るCMOSインバータを示した平面図である。
【図18】図17のI−I’部分を示した断面図である。
【図19】図17及び図18に示されたCMOSインバータの製造方法を示した断面図である。
【発明を実施するための形態】
【0031】
以下、図面を参照しながら本発明の望ましい実施形態をより詳細に説明する。
【0032】
本発明の各図面において、構造物のサイズは本発明の明確性を期するために実際より拡大して図示している。
【0033】
第1、第2などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は1つの構成要素を他の構成要素から区別する目的として使用することができる。
【0034】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようと意図するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、1つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【0035】
本発明において、基板、層(膜)、領域、パターン、または、構造物が基板、各階(膜)、領域、電極、または、パターンの「上に」、「上部に」または「下部」に形成されることとして言及される場合には各階(膜)、領域、電極、パターンまたは、構造物が直接基板、各階(膜)、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層(膜)、他の領域、他の電極、他のパターンまたは、他の構造物が基板上に追加的に形成されることができる。
【0036】
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
【0037】
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
【0038】
図1は本発明の一実施形態に係るPMOSトランジスタを示す断面図である。
【0039】
図1を参照すると、基板10が用意される。前記基板10上部表面には(100)チャネル方向を有するシリコンゲルマニウム膜12が備わる。前記シリコンゲルマニウム膜12は50〜300Åの厚さを有する。前記シリコンゲルマニウム膜12内にはゲルマニウムが10〜60%程度含まれ、望ましくは10〜30%程度含まれる。本実施形態のPMOSトランジスタはシリコンゲルマニウム膜12上部面の下にチャネルが形成される。
【0040】
前記シリコンゲルマニウム膜12及びゲート酸化膜パターン14aの間の界面部位と、前記シリコンゲルマニウム膜12内には水素が含まれる。すなわち、前記シリコンゲルマニウム膜12内部及び表面にSi−HまたはGe−H結合が含まれている。すなわち、前記Si−HまたはGe−H結合は、シリコンまたは、ゲルマニウムのダングリングボンドと水素が結合されたものである。
【0041】
前記シリコンゲルマニウム膜12上に高誘電率を有する金属酸化物からなるゲート酸化膜パターン14aを含む。ここで、前記高誘電率はシリコン窒化物の誘電率より高い誘電率を意味する。前記ゲート酸化膜パターン14aはHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【0042】
前記ゲート酸化膜パターン14a上に金属物質からなるゲート電極16aが形成される。前記金属物質は目標の閾値電圧を有するように適切な一関数を有さなければならない。一例として、前記金属物質はチタニウム窒化物にアルミニウムAlをドーピングした物質、チタニウム窒化物または、チタニウムからなることができる。
【0043】
一方、前記ゲート酸化膜パターン14aが高誘電率を有する金属酸化物からなる場合には前記ゲート酸化膜パターン14aと直接接触するゲート電極でポリシリコンを使うことは難しい。これは、前記金属酸化物でゲート酸化膜パターン14aを形成すれば、金属酸化物と接触したポリシリコンに不純物をドーピングしても、ポリシリコンのフェルミ準位が変わらずに、一定の位置に固定されるフェルミレベルピニング現象が発生するためである。したがって、前記ゲート酸化膜パターン14aと直接接触するゲート電極16aは前記説明した通り金属物質からなる。
【0044】
前記ゲート電極16a上にはポリシリコンパターン18a及び金属シリサイドパターン24が備わる。また、前記ゲート電極16a、ポリシリコンパターン18a及び金属シリサイドパターン24側壁にはスペーサ20が備わる。
【0045】
前記ゲート電極16aの両側のシリコンゲルマニウム膜12表面の下にはP型不純物がドーピングされたソース/ドレーン22が備わる。
【0046】
前記ポリシリコンパターン18a及び前記ソース/ドレーン22上部面と接触して金属シリサイドパターン24が備わる。
【0047】
前記シリコンゲルマニウム膜12、スペーサ20、ゲート電極16a、ポリシリコンパターン18a及び金属シリサイドパターン24の上部表面についてエッチング阻止膜26が備わる。前記エッチング阻止膜26はシリコン窒化物からなる。
【0048】
説明したように、前記PMOSトランジスタはシリコンゲルマニウム膜12上に形成される。したがって、前記PMOSトランジスタのゲート電極16aはシリコン上に形成される場合に比べて、低い一関数を有する金属物質からなることができる。また、前記シリコンゲルマニウム膜12の内部及び表面にSi−H、または、Ge−H結合が含まれることによって、ダングリングボンドが減少し、これによってホールがスキャタリングされることが防止される。したがって、本実施形態に係るPMOSトランジスタは優秀な動作特性を有する。
【0049】
図2〜図4は図1に示されたPMOSトランジスタの製造方法を示す断面図である。
【0050】
図2を参照すると、単結晶シリコン基板10上に(100)チャネル方向を有する予備シリコンゲルマニウム膜11を形成する。前記予備シリコンゲルマニウム膜11は選択的エピタキシャル成長工程を通じて形成することができる。前記予備シリコンゲルマニウム膜11は50〜300Åの厚さで形成する。また、前記シリコンゲルマニウム膜11内のシリコンゲルマニウムが単結晶性を有するように前記膜11内にはゲルマニウムが10〜60%程度含有するようにする。
【0051】
前記予備シリコンゲルマニウム膜11上に高誘電率を有する金属酸化物を蒸着してゲート酸化膜14を形成する。前記ゲート酸化膜14上にゲート電極で提供されるための金属膜16を形成する。また、前記金属膜16上にポリシリコン膜18を形成する。
【0052】
図3を参照すると、前記ポリシリコン膜18上にエッチングマスクパターンを形成する。前記エッチングマスクパターンを利用して前記ポリシリコン膜18、金属膜16及びゲート酸化膜14を次々とエッチングする。これで、ゲート酸化膜パターン14a、ゲート電極16a及び予備ポリシリコンパターン(図示されず)が積層された予備ゲート構造物を形成する。前記予備ゲート構造物の両側壁にスペーサ20を形成する。
【0053】
前記予備ゲート構造物の両側の予備シリコンゲルマニウム膜11表面にP型不純物を注入してソース/ドレーン領域22を形成する。
【0054】
また、前記予備ポリシリコンパターンの少なくとも一部分と前記ソース/ドレーン領域22の上部面を金属と反応させ、ポリシリコンパターン18a及び金属シリサイドパターン24を形成する。具体的に、前記エッチングマスクパターンを除去した後、前記予備シリコンゲルマニウム膜11、スペーサ20、ポリシリコンパターン18a表面について金属膜(図示されず)を形成する。また、前記金属膜を前記ポリシリコンパターン18a及び予備シリコンゲルマニウム膜11表面と反応させることによって、金属シリサイドパターン24を形成する。
【0055】
図4を参照すると、前記予備シリコンゲルマニウム膜11、スペーサ20、ゲート電極16a、ポリシリコンパターン18a及び金属シリサイドパターン24の上部表面についてエッチング阻止膜26を形成する。前記エッチング阻止膜26はシリコン窒化物からなる。
【0056】
前記シリコン窒化物を形成するための蒸着ガスは反応ガス、雰囲気ガス及び水素ガスを含む。前記反応ガスはシリコンソースガス及び窒素ソースガスを含み、例えばSiH4及びHN3を使うことができる。前記の雰囲気ガスはチャンバー内の圧力条件を調節するガスとして窒素、アルゴン、ヘリウムなどを用いることができる。これらは単独で用いられたり、二つ以上が混ざり合って用いられてもよい。また、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜11の界面及び内部に生成されているダングリングボンドと結合するようにするために提供される。したがって、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜11の上部表面のダングリングボンドが全て水素と結合することができるほどの量に流入することが望ましい。一例として、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入されることができ、50〜200%の流量に流入されることが望ましい。
【0057】
前記の通りに、エッチング阻止膜26を形成する工程で水素ガスを流入することによって、表面部位にダングリングボンドが除去されたシリコンゲルマニウム膜12が形成される。
【0058】
図5は本発明の一実施形態に係るCMOSトランジスタを示した断面図である。
【0059】
図5を参照すると、単結晶シリコンからなる基板50が備わる。前記基板50は(100)チャネル方向を有する。
【0060】
前記基板50表面部位は素子分離領域及びアクティブ領域に区分されている。また、前記基板50はNMOS領域及びPMOS領域に区分されている。前記基板50のNMOS領域にはNMOSトランジスタが形成され、前記PMOS領域にはPMOSトランジスタが形成されている。
【0061】
前記NMOSトランジスタは前記NMOS領域の基板50表面上に高誘電率を有する金属酸化物からなる第1ゲート酸化膜パターン60aを含む。したがって、前記NMOSトランジスタのチャネル膜は単結晶シリコン物質からなる。前記第1ゲート酸化膜パターン60aはHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【0062】
また、前記第1ゲート酸化膜パターン60a上には金属物質からなる第1ゲート電極68aが備わる。前記第1ゲート電極68aはNMOSトランジスタで要求される閾値電圧、例として、0.2〜0.7V水準の閾値電圧を有するようにするために4.4eV以下の低い一関数を有する金属物質からなる。または、4.4eVより高い一関数を有する金属物質に低い一関数を有する金属がドーピングされた物質からなることもある。例として、前記第1ゲート電極は4.6eV水準の一関数を有するチタニウム窒化物にランタンLaをドーピングした物質または、チタニウムにランタンLaをドーピングした物質からなる。
【0063】
前記第1ゲート電極68a上には第1ポリシリコンパターン72aが備わる。前記第1ポリシリコンパターン72a上には金属シリサイドパターン80が備わる。前記金属シリサイドパターン80で用いられる物質は、ニッケルシリサイド、タングステンシリサイド、コバルトシリサイドを挙げることができる。
【0064】
前記第1ゲート酸化膜パターン60a、第1ゲート電極68a、第1ポリシリコンパターン72a及び金属シリサイドパターン80が積層された第1ゲート構造物の側壁には第1スペーサ76aが備わる。前記第1スペーサ76aはシリコン窒化物からなることができる。
【0065】
前記のように、高誘電率を有する金属酸化物を用いた第1ゲート酸化膜パターン60aが備わることによって、第1ゲート酸化膜パターン60aの厚さを十分に厚くしながらも、速い動作速度を維持させることができる。また、NMOSトランジスタのチャネルの長さを減少させることができる。
【0066】
前記第1ゲート構造物の両側の基板表面の下にはN型不純物がドーピングされた第1不純物領域90が備わる。前記第1不純物領域90はNMOSトランジスタのソース/ドレーンで提供される。
【0067】
前記第1不純物領域90上にも前記金属シリサイドパターン80が備わる。
【0068】
前記基板50、第1スペーサ76a及び第1ゲート構造物の表面に沿ってシリコン窒化膜82が備わる。前記シリコン窒化膜82は後続のエッチング工程でエッチング阻止膜として用いられる膜である。また、前記シリコン窒化膜82が備わることによって、NMOSトランジスタのチャネルの基板に引張ストレスが加わる。前記シリコン窒化膜82は0.5Gpa以上のストレスを有することが望ましい。
【0069】
前記のように、前記シリコン窒化膜82によって前記基板表面部位に引張ストレスが加えられ、前記NMOSトランジスタは電子の移動度がより速くなる。したがって、NMOSトランジスタは優秀な動作特性を有する。
【0070】
前記PMOSトランジスタは前記PMOS領域の基板50表面上に形成されたシリコンゲルマニウムチャネル膜54a上に形成される。前記シリコンゲルマニウムチャネル膜54aは(100)チャネル方向を有する。前記シリコンゲルマニウムチャネル膜54aで前記ゲルマニウムが10%以内で含まれると、PMOSトランジスタの閾値電圧を制御することが容易でない。また、前記シリコンゲルマニウムチャネル膜54aで前記ゲルマニウムが60%以上で含まれると、前記シリコンゲルマニウムチャネル膜が単結晶性を維持するのが困難であるだけでなく、PMOSトランジスタのホールの移動度が非常に減少する問題がある。したがって、前記シリコンゲルマニウムチャネル膜54aで前記ゲルマニウムは10〜60%程度含まれ、望ましくは10〜30%程度含まれる。
【0071】
前記シリコンゲルマニウムチャネル膜54aが50Å以内の厚さを有すると、チャネル膜として機能することが困難であり、300Å以上の厚さを有すると膜内に決定欠陥が多くなりうる。したがって、前記シリコンゲルマニウムチャネル膜54aは50〜300Åの厚さを有し、望ましくは100〜150Åの厚さを有する。
【0072】
PMOSトランジスタの場合NMOSトランジスタとは異なる閾値電圧を有するので、前記PMOSトランジスタに適合する閾値電圧を有するようにするために前記NMOSトランジスタとは異なるチャネル膜を用いることである。すなわち、シリコンの場合、約1.12eVのバンドギャップを有し、ゲルマニウムの場合、約0.66eVのバンドギャップを有する。したがって、前記シリコンゲルマニウムの場合、前記ゲルマニウムの含有量を調節することによって、膜のバンドギャップを調節することができ、前記シリコンに比べて低いバンドギャップを有するようにすることができる。このように、低いバンドギャップを有する前記シリコンゲルマニウム膜54aをチャネル膜として用いる場合、相対的に低い一関数を有する導電物質をゲート電極として用いてもユーザーの望む水準の閾値電圧を有することができる。したがって、前記NMOSトランジスタで用いられる第1ゲート電極物質と同じ金属物質であり、前記PMOSトランジスタのゲート電極を具現することができる。
【0073】
高誘電率を有する金属酸化物からなる第2ゲート酸化膜パターン60bを含む。前記第2ゲート酸化膜パターン60bは前記第1ゲート酸化膜パターンと同一な物質からなる。
【0074】
また、前記第2ゲート酸化膜パターン60b上には金属物質からなる第2ゲート電極70aが備わる。前記第2ゲート電極70aは前記第1ゲート電極68aと同じ金属物質を含む。ただし、前記第2ゲート電極70aの金属物質にドーピングされる金属物質が前記第1ゲート電極68aと異なってもよい。例として、前記第2ゲート電極70aはチタニウム窒化物にアルミニウムAlをドーピングした物質からなることができる。これとは違い、前記第2ゲート電極70aはチタニウム窒化物または、チタニウムだけで成ることもある。
【0075】
前記第2ゲート電極70a上には第2ポリシリコンパターン72bが備わる。前記第2ポリシリコンパターン72b上には金属シリサイドパターン80が備わる。
【0076】
前記第2ゲート酸化膜パターン60b、第2ゲート電極70a、第2ポリシリコンパターン72b及び金属シリサイドパターン80が積層された第2ゲート構造物の側壁には第2スペーサ76bが備わる。前記第2スペーサ76bはシリコン窒化物からなることができる。
【0077】
前記第2ゲート構造物の両側のシリコンゲルマニウムチャネル膜54a表面の下にはP型不純物がドーピングされた第2不純物領域92が備わる。前記第2不純物領域92はPMOSトランジスタのソース/ドレーンで提供される。
【0078】
前記第2不純物領域92上には金属シリサイドパターン80が備わる。
【0079】
前記シリコンゲルマニウムチャネル膜54a内部及びシリコンゲルマニウムチャネル膜54a表面には水素が含まれている。すなわち、前記シリコンゲルマニウムチャネル膜54a内部及びシリコンゲルマニウムチャネル膜54a表面でのダングリングボンドは水素原子と反応することによって、前記シリコンゲルマニウムチャネル膜54a内部及び表面にSi−HまたはGe−H結合が含まれている。このように、前記水素原子によって前記シリコンゲルマニウムチャネル膜54a内部及び表面のダングリングボンドサイトが減少することによって、前記ダングリングボンドによってPMOSトランジスタのキャリアのホールがスキャタリングされることを防止することができる。
【0080】
前記シリコンゲルマニウムチャネル膜54a、第2スペーサ76b及び第2ゲート構造物の上部表面についてシリコン窒化膜82が備わる。前記シリコン窒化膜82は前記NMOSトランジスタに形成されたものと同じ物質からなる。前記シリコン窒化膜82によっても前記シリコンゲルマニウムチャネル膜54aに引張ストレスが加えられる。
【0081】
前記引張ストレスが加えられることによって、PMOSトランジスタのホールの移動度が減少することができる。したがって、前記引張ストレスによるPMOSトランジスタの性能低下を減少させるために100基板上にPMOSトランジスタを形成することである。すなわち、100基板上に形成された前記シリコンゲルマニウムチャネル膜54aは前記シリコン窒化膜82によって引張ストレスが加えられても、PMOSトランジスタのホール移動度の変化が大きくない。これは、前記引張ストレスが加えられる方向と前記PMOSトランジスタのチャネル方向が相異なるためである。
【0082】
前記100基板を用いるとしても、一般的の場合、前記シリコン窒化膜によって引張ストレスを加えると、同じ条件で引張ストレスを加えなかった場合と比較する時、PMOSトランジスタの性能が多少低下する。具体的に、一般的な方法でシリコン窒化膜を形成して引張ストレスを加えたPMOSトランジスタのターン−オン電流とターン−オフ電流との比率(Ion/Ioff)はシリコン窒化膜を形成しないため、引張ストレスが加えられなかったPMOSトランジスタのターン−オン電流とターン−オフ電流の比率(Ion/Ioff)と比較する時、約5%以上低い値を有する。
【0083】
しかし、本実施形態の場合には、前記説明した通り、シリコンゲルマニウムチャネル膜54a内部及び表面にSi−HまたはGe−H結合が含まれることによって、ダングリングボンドが減少し、これによってホールがスキャタリングされることが防止される。したがって、前記ターン−オン電流とターン−オフ電流との比率(Ion/Ioff)が低くなることを抑制することができる。具体的に、本実施形態のPMOSトランジスタのターン−オン電流とターン−オフ電流との比率(Ion/Ioff)は引張ストレスが加えられなかったPMOSトランジスタのターン−オン電流とターン−オフ電流との比率(Ion/Ioff)と類似の水準であり、その差が5%未満である。すなわち、前記PMOSトランジスタは引張ストレスを加えるためのシリコン窒化膜82が備わっても実質的に動作特性が悪くならない。
【0084】
説明した通り、本発明に係るCMOSトランジスタに含まれたNMOSトランジスタは引張ストレスが加えられたシリコン上に具現される。したがって、NMOSトランジスタは速い電子移動度を有する。また、CMOSトランジスタに含まれたPMOSトランジスタはシリコンゲルマニウムチャネル膜上に具現され、優秀な動作特性を有する。
【0085】
図6〜図11は本発明の一実施形態に係るCMOSトランジスタの製造方法を示す断面図である。
【0086】
図6を参照すると、単結晶シリコンからなる基板50を用意する。前記基板50は(100)チャネル方向を有する基板である。前記基板50はNMOS領域及びPMOS領域が区分される。
【0087】
前記基板50にトレンチ素子分離工程を遂行して素子分離膜パターン52を形成することによって、前記基板50表面部位を素子分離領域及びアクティブ領域で区分する。
【0088】
次に、前記PMOS領域の基板50を選択的に露出するように前記基板50上に第1マスクパターン(図示せず)を形成する。露出したPMOS領域の基板50に選択的エピタキシャル成長工程を遂行することによって、予備シリコンゲルマニウムチャネル膜54を形成する。前記予備シリコンゲルマニウムチャネル膜54はPMOS領域のアクティブ領域の基板50表面上にだけ選択的に形成される。
【0089】
具体的に、SiH2Cl2、GeH4、HClを反応ガスで用いて基板50上面にシリコンゲルマニウムベースエピタキシャル層を形成する。続けて、前記シリコンゲルマニウムベースエピタキシャル層からシリコンゲルマニウムを成長させ、予備シリコンゲルマニウムチャネル膜54を形成する。前記予備シリコンゲルマニウムチャネル膜54は前記基板と同一に(100)チャネル方向を有するようになる。
【0090】
前記ゲルマニウムソースガスのGeH4の流量を調節して、前記予備シリコンゲルマニウムチャネル膜54で前記ゲルマニウムが10〜60%程度含まれるようにする。望ましくは、前記予備シリコンゲルマニウムチャネル膜54で前記ゲルマニウムが10〜30%程度含有されるようにする。また、前記予備シリコンゲルマニウムチャネル膜54は50〜300Åの厚さを有するように形成する。
【0091】
次に、NMOS及びPMOSトランジスタそれぞれのチャネル領域を形成するために、前記NMOS領域の基板50にP型不純物をドーピングし、前記PMOS領域の予備シリコンゲルマニウムチャネル膜54にN型不純物をドーピングする。具体的に、前記NMOS領域の基板50を選択的に露出する第1イオン注入マスクパターン(図示せず)を形成した後、前記NMOS領域の基板50にP型不純物をイオン注入する。次に、前記第1イオン注入マスクパターンを除去する。また、前記PMOS領域の基板50を選択的に露出する第2イオン注入マスクパターン(図示せず)を形成した後、前記PMOS領域の基板50にN型不純物をイオン注入する。次に、前記第2イオン注入マスクパターンを除去する。これで、チャネル領域で提供されるP−ウェル56及びN−ウェル58がそれぞれ形成される。前記第1及び第2イオン注入マスクパターンはフォトレジストを用いて形成することができる。前記P型不純物の例では硼素、BF2などが挙げられ、前記N型不純物の例では砒素、燐などを挙げることができる。
【0092】
図7を参照すると、前記基板50上部面の及び予備シリコンゲルマニウムチャネル膜54上に高誘電率を有する金属酸化物を蒸着させゲート酸化膜60を形成する。前記金属酸化物はHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【0093】
前記ゲート酸化膜60上にゲート電極用導電膜62を形成する。前記ゲート電極用導電膜62は金属物質からなる。前記導電膜62はシリコン基板50上に形成されるNMOSトランジスタのゲート電極及び予備シリコンゲルマニウムチャネル膜54上に形成されるPMOSトランジスタのゲート電極でそれぞれ提供される。したがって、NMOSトランジスタ及びPMOSトランジスタそれぞれの目標閾値電圧を満たす一関数を有する物質で提供されなければならない。本実施形態において、前記導電膜62はチタニウム窒化物で形成される。
【0094】
前記ゲート電極用導電膜62上に数〜数十Å水準の薄い厚さでアルミニウム膜(図示せず)を蒸着する。また、前記NMOS領域に形成されているアルミニウム膜を選択的に除去して、前記PMOS領域に形成されたゲート電極用導電膜上にアルミニウムパターン64を形成する。前記アルミニウムパターン64内のアルミニウム原子は後続に進行される熱を伴う工程を通じて前記チタニウム窒化物内に拡散されてPMOSトランジスタの閾値電圧を調節するドーパントとして用いられる。
【0095】
また、前記ゲート電極用導電膜62上に数〜数十Å水準の薄い厚さでランタン膜(図示せず)を蒸着する。また、前記PMOS領域に形成されているランタン膜を選択的に除去して、前記NMOS領域に形成されたゲート電極用導電膜上にランタンパターン66を形成する。前記ランタンパターン66内のランタン原子は後続に進行される熱を伴う工程を通じて前記チタニウム窒化物内に拡散され、NMOSトランジスタの閾値電圧を調節するドーパントとして用いられる。
【0096】
図8を参照すると、前記アルミニウムパターン64及びランタンパターン66上にポリシリコン膜72を形成する。前記ポリシリコン膜72上に予備第1及び第2ゲート構造物を形成するためのエッチングマスクパターン74を形成する。前記エッチングマスクパターン74はシリコン窒化物または、シリコン酸化物からなることができる。
【0097】
前記ポリシリコン膜72及びエッチングマスクパターン74を形成する工程中に、前記ランタンパターン66に含まれるランタン原子が前記チタニウム窒化物に拡散され、第1ゲート電極膜68が形成される。また、前記アルミニウムパターン64に含まれるアルミニウム原子が前記チタニウム窒化物に拡散され、第2ゲート電極膜70が形成される。
【0098】
図9を参照すると、前記エッチングマスクパターン74を利用して前記ポリシリコン膜72、第1及び第2ゲート電極膜68、70及びゲート酸化膜60を順次に異方性エッチングする。前記工程を遂行すると、第1領域の基板上には第1ゲート酸化膜パターン60a、第1ゲート電極68a、第1ポリシリコンパターン72a及びエッチングマスクパターン(図示されず)を含む予備第1ゲート構造物が形成される。また、第2領域の予備シリコンゲルマニウムチャネル膜54上には第2ゲート酸化膜パターン60b、第2ゲート電極70a、第2ポリシリコンパターン72b及びエッチングマスクパターン(図示されず)を含む予備第2ゲート構造物が形成される。
【0099】
前記予備第1及び第2ゲート構造物の表面、基板50及び予備シリコンゲルマニウムチャネル膜54上部面を覆うスペーサ膜(図示されず)を形成する。前記スペーサ膜はシリコン窒化物からなることができる。前記スペーサ膜を異方性エッチングすることによって、前記予備第1及び第2ゲート構造物の側壁上にそれぞれ第1及び第2スペーサ76a、76bを形成する。
【0100】
前記予備第1及び第2ゲート構造物を形成するために蒸着されたエッチングマスクパターンを除去する。したがって、前記予備第1及び第2ゲート構造物の最上部層の第1及び第2ポリシリコンパターン72a、72bが露出する。
【0101】
図10を参照すると、前記基板上に前記NMOS領域の基板50表面を選択的に露出する第3イオン注入マスクパターン(図示されず)を形成する。前記第3イオン注入マスクパターンはフォトレジストパターンからなることができる。前記第3イオン注入マスクパターンをイオン注入マスクで用いて前記NMOS領域の基板50にN型不純物を注入する。前記工程を通じて、前記予備第1ゲート構造物の両側で露出した基板50表面の下にはソース/ドレーンで提供される第1不純物領域90が形成される。この時、前記第1ポリシリコンパターン72aにもN型不純物が注入される。この後、前記第3イオン注入マスクパターンを除去する。
【0102】
前記基板50上に前記PMOS領域の基板50表面を選択的に露出する第4イオン注入マスクパターン(図示されず)を形成する。前記第4イオン注入マスクパターンをイオン注入マスクで用いて前記PMOS領域の予備シリコンゲルマニウムチャネル膜54にP型不純物を注入する。前記工程を通じて、前記予備第2ゲート構造物の両側で露出した予備シリコンゲルマニウムチャネル膜54表面の下にはソース/ドレーンで提供される第2不純物領域92が形成される。この時、前記第2ポリシリコンパターン72bにもP型不純物が注入される。この後、前記第4イオン注入マスクパターンを除去する。
【0103】
続けて、前記基板50、第1及び第2スペーサ76a、76b、第1及び第2ポリシリコンパターン72a、72b及び予備シリコンゲルマニウムチャネル膜54の表面について金属膜(図示されず)を形成する。前記金属膜は前記第1及び第2不純物領域90、92と前記第1及び第2ポリシリコンパターン72a、72b表面に金属シリサイドパターン80を形成するために蒸着される。具体的に、前記金属膜として用いられることができる金属物質の例ではニッケル、コバルト、タングステンなどが挙げられる。
【0104】
前記金属膜を熱処理して前記金属膜とシリコンを相互反応させる。これで、前記第1及び第2不純物領域90、92と第1及び第2ポリシリコンパターン72a、72b表面にそれぞれ金属シリサイドパターン80が形成される。この時、第1及び第2スペーサ76a、76bと素子分離膜パターン52上に形成された金属膜はシリサイド反応せずに残ることになる。前記反応せずに残っている金属膜を除去する。
【0105】
これで、第1ゲート電極68a、第1ポリシリコンパターン72a及び金属シリサイドパターン80が積層された第1ゲート構造物と、第2ゲート電極70a、第2ポリシリコンパターン72b及び金属シリサイドパターン80が積層された第2ゲート構造物がそれぞれ形成される。
【0106】
説明した通り、トランジスタのゲート及びソース/ドレーンの抵抗を減少させるために前記金属シリサイドパターン80を形成することができる。しかし、これとは他の実施形態で、製造工程を単純化するために前記金属シリサイドパターン80を形成する工程が省略されることもある。
【0107】
図11を参照すると、前記基板50、金属シリサイドパターン80及び第1及び第2スペーサ76a、76bについてシリコン窒化膜82を形成する。前記シリコン窒化膜82は前記NMOS領域の基板に引張ストレスを加えるために形成されることである。また、前記シリコン窒化膜82が形成されても前記PMOSトランジスタの性能が低下しないようにしなければならない。
【0108】
前記シリコン窒化膜82はプラズマ強化化学気相蒸着PE−CVD工程または、高密度プラズマ化学気相蒸着HDP−CVD工程を通じて形成することができる。前記シリコン窒化膜82蒸着工程は枚葉式CVDチャンバーまたは、配置式チャンバーで進行されてもよい。
【0109】
前記シリコン窒化膜82は後続のエッチング工程でエッチング阻止膜として用いられる膜である。また、前記シリコン窒化膜82が備わることによって、NMOSトランジスタのチャネルの基板に引張ストレスが加えられる。
【0110】
前記シリコン窒化膜82の蒸着温度が300℃以下であれば、膜の蒸着が困難であり、前記シリコン窒化膜82の蒸着温度が500℃以上であれば、蒸着中に下部膜に非晶質化された領域の再結晶化が発生することがある。したがって、前記シリコン窒化膜82の蒸着工程は300〜500℃の温度の下で遂行されることが望ましい。
【0111】
前記シリコン窒化膜82を形成するための蒸着ガスは反応ガス、雰囲気ガス及び水素ガスを含む。前記反応ガスはシリコンソースガス及び窒素ソースガスを含み、例としてSiH4及びHN3を用いることができる。前記の雰囲気ガスはチャンバー内の圧力条件を調節するガスとして窒素、アルゴン、ヘリウムなどを用いることができる。これらは単独で用いられたり2以上が混ざり合って用いられることもできる。また、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜の界面及び内部に生成されているダングリングボンドと結合するようにするために提供される。したがって、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜の上部表面のダングリングボンドが全て水素と結合することができるほどの量に流入することが望ましい。一例で、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入でき、50〜200%の流量に流入することが望ましい。前記水素ガスは100〜20000sccm程度流入することができる。
【0112】
前記のように、シリコン窒化膜82を形成する工程で水素カスが流入しても形成されるシリコン窒化膜内には水素原子または、水素結合がさらに増加しない。ただし、前記予備シリコンゲルマニウムチャネル膜54は上部表面部位のダングリングボンドが水素と結合して、ダングリングボンドが除去されたシリコンゲルマニウムチャネル膜54aになる。
【0113】
前記説明した工程を通じて、図5に示された高性能のCMOSトランジスタを製造することができる。
【0114】
以下では、本発明に係るPMOSトランジスタと本発明と比較するためのPMOSトランジスタとの特性差異を説明する。
【0115】
図12はダングリングボンドが含まれているシリコンゲルマニウムチャネル膜の格子構造を示す。
【0116】
図12で図面符号110はゲルマニウム、112はストレインドシリコン、114はシリコンを示す。示されたように、引張ストレスが加えられるシリコン窒化膜を形成すれば、前記シリコンゲルマニウムチャネル膜53にも引張ストレスが加えられる。したがって、前記シリコン窒化膜下のシリコンゲルマニウムチャネル膜53の上部表面部位にはダングリングボンドDが多く生成される。
【0117】
すなわち、前記シリコン窒化膜によって前記シリコンゲルマニウムチャネル膜53が引張ストレスを受けることになれば、前記シリコンゲルマニウムチャネル膜53でSi−Si結合、Si−Ge結合またはGe−Ge結合が分離されるためである。前記シリコンゲルマニウムチャネル膜53上部表面及びシリコンゲルマニウムチャネル膜53内部に生成されたダングリングボンドDはPMOSトランジスタの移動度を劣化させる。
【0118】
図13は本発明に係るシリコンゲルマニウムチャネル膜の格子構造を示す。
【0119】
図13で図面符号110はゲルマニウム、112はストレインドシリコン、114はシリコンを示す。図13を参照すると、本発明に係るシリコンゲルマニウムチャネル膜54aの上部表面はダングリングボンドが水素と結合することによって、ダングリングボンドが殆ど除去された形状を有するようになる。
【0120】
本発明に係ってシリコン窒化膜を形成すれば、前記シリコンゲルマニウムチャネル膜54aは引張ストレスを受けることになる。しかし、前記シリコン窒化膜を形成する工程で水素ガスを共に流入することによって、前記水素カスガ前記シリコンゲルマニウムチャネル膜53aまで拡散する。そのため、前記シリコンゲルマニウムチャネル膜53aの上部表面に生成されたダングリングボンドが水素と結合することによって、ダングリングボンドが殆ど除去される。このように、前記シリコンゲルマニウムチャネル膜53a上部表面及びシリコンゲルマニウムチャネル膜53a内部にダングリングボンドが水素と結合することによってPMOSトランジスタの移動度が向上する。
【0121】
比較実験
【0122】
サンプル
【0123】
本発明の方法によってCMOSトランジスタを製造した。
【0124】
図5に示されたように、NMOSトランジスタは(100)チャネル方向を有するシリコン基板50上に形成された。また、PMOSトランジスタは(100)チャネル方向を有するシリコンゲルマニウムチャネル膜54a上に形成された。NMOSトランジスタで、第1ゲート酸化膜パターン60aはHfO2が用いられ、第1ゲート電極68aはランタンがドーピングされたチタニウム窒化物が用いられた。また、PMOSトランジスタで、第2ゲート酸化膜パターン60bはHfO2が用いられ、第2ゲート電極70aはアルミニウムがドーピングされたチタニウム窒化物が用いられた。
【0125】
NMOS及びPMOSトランジスタサンプルに含まれるシリコン窒化膜82は蒸着温度480、蒸着圧力5Torr、バイアス高周波電圧100Wの条件で蒸着された。また、蒸着ガスはSiH4、NH3、N2及びH2を用いた。この時、ダングリングボンドと結合するための水素ガスは反応ガスのSiH4及びNH3流量の和の125%を流入した。
【0126】
比較サンプル
【0127】
本発明と比較するためにCMOSトランジスタを製造した。比較サンプルは前記サンプルと比較するために、シリコン窒化膜の蒸着工程条件を除いては前記サンプルと同じ工程で製造した。
【0128】
NMOS及びPMOSトランジスタ比較サンプルに含まれるシリコン窒化膜は蒸着温度480℃、蒸着圧力5Torr、バイアス高周波電圧100Wの条件で蒸着した。また、蒸着ガスはSiH4、NH3及びN2を用い、サンプルで用いたのと同じ流量でSiH4、NH3及びN2を用いた。この時、ダングリングボンドと結合するための水素ガスは流入しなかった。
【0129】
本発明に係るCMOSトランジスタに含まれるシリコン窒化膜及び比較サンプルCMOSトランジスタのシリコン窒化膜の成分に対して相互比較した。
【0130】
図14はサンプル及び比較サンプルのシリコン窒化膜のFT‐IR結果である。
【0131】
図14に示されたように、サンプル及び比較サンプルのシリコン窒化膜のFT‐IR結果が非常に似たように示された。すなわち、比較サンプルと比較する時、サンプルCMOSトランジスタのシリコン窒化膜内に水素がさらに含まれないことがわかる。すなわち、シリコン窒化膜を蒸着する工程で水素を流入しても実質的にシリコン窒化膜の物性は変化しないことがわかる。
【0132】
サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を相互比較した。
【0133】
図15はサンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を示す。
【0134】
図15に示されたように、サンプルのシリコンゲルマニウムチャネル膜のプラズマモニタリング電圧が比較サンプルのシリコンゲルマニウムチャネル膜のプラズマモニタリング電圧よりさらに高く示された。これは、サンプルのシリコンゲルマニウムチャネル膜内の水素イオンによって、比較サンプルよりプラズマモニタリング電圧よりさらに高く示されたことがわかる。
【0135】
サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面タラップ密度Ditを相互比較した。
【0136】
図16はサンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面タラップ密度を示す。
【0137】
図16に示されたように、サンプルのシリコンゲルマニウムチャネル膜の界面タラップ密度は比較サンプルのシリコンゲルマニウムチャネル膜の界面タラップ密度より非常に低く示された。すなわち、サンプルのシリコンゲルマニウムチャネル膜の界面にタラップサイトの数が比較サンプルシリコンゲルマニウムチャネル膜の界面にタラップサイトの数より小さいということがわかる。これは、サンプルを形成する工程において、前記シリコン窒化膜形成時に流入した水素ガスによって、前記シリコンゲルマニウムチャネル膜界面のダングリングボンドが大部分除去されたためであることがわかる。
【0138】
図17は本発明の一実施形態に係るCMOSインバータを示す平面図である。図18は図17のI−I’部分を示す断面図である。
【0139】
以下で説明するCMOSインバータは図5に示されたCMOSトランジスタを含む。
【0140】
図17及び図18を参照すると、基板50上に、図5に示されたNMOSトランジスタ及びPMOSトランジスタが備わる。前記第1及び第2ゲート電極68a、70aは相互電気的に連結される。
【0141】
前記NMOSトランジスタ及びPMOSトランジスタを覆う層間絶縁膜100が備わる。
【0142】
前記層間絶縁膜100を貫通して第1及び第2ゲート電極68a、70aと連結される第1コンタクトプラグ104aと、第1及び第2不純物領域90、92と電気的に連結される第2及び第3コンタクトプラグ104b、104cが備わる。
【0143】
前記第1不純物領域90のうち一つ及び第2不純物領域92のうち一つを相互電気的に結合するライン106が備わる。前記ライン106は一つの第2及び第3コンタクトプラグ104b、104cを相互結合する形状を有する。前記ライン106は出力ラインで提供される。
【0144】
また、残りの第1不純物領域90と連結された第2コンタクトプラグ104bは接地ライン108aと連結される。残りの第2不純物領域92と連結された第3コンタクトプラグ104cは電源ライン108bと連結される。前記第1及び第2ゲート電極68a、70aと連結された第1コンタクトプラグ104aは入力ライン108cと連結される。
【0145】
本実施形態では図5に示されたCMOSトランジスタを含むインバータ構造を説明したが、この他にも図5に示されたNMOSトランジスタ及びPMOSトランジスタを含む多様な回路を実現することができる。一例で、図5に示されたNMOSトランジスタ及びPMOSトランジスタを含むCMOS NANDゲート回路、CMOS NORゲート回路などを実現することができる。
【0146】
図19は図17及び図18に図示されたCMOSインバータの製造方法を示す断面図である。
【0147】
図19を参照すると、まず図6〜図11を参照で説明した工程を遂行して図5に示されたNMOS及びPMOSトランジスタをそれぞれ形成する。この時、前記NMOSトランジスタ及びPMOSトランジスタの第1及び第2ゲート電極68a、70aは相互電気的に連結されるように形成する。
【0148】
前記NMOSトランジスタ及びPMOSトランジスタを覆う層間絶縁膜100を形成する。前記層間絶縁膜100はシリコン酸化物を蒸着させ形成することができる。
【0149】
前記層間絶縁膜100の一部分をエッチングしてエッチング阻止膜で提供されるシリコン窒化膜82を露出する開口部を形成する。この後、露出した前記シリコン窒化膜82を除去して前記第1及び第2不純物領域90、92と接触した金属シリサイドパターン80を露出するコンタクトホール102を形成する。示されていないが、この時、前記第1及び第2ゲート電極68a、70a上に位置する金属シリサイドパターン80を露出するコンタクトホールも共に形成することができる。
【0150】
続けて、図17及び図18に示されたように、前記コンタクトホール102内部を満たしながら、前記層間絶縁膜100上に導電膜(図示されず)を形成する。前記導電膜をパターニングすることによって、配線ライン106、108a、108bを形成する。
【産業上の利用可能性】
【0151】
前記説明した通り、本発明のMOSトランジスタは高性能を有するロジックシステム又はメモリ素子の周辺回路などに用いてもよい。
【符号の説明】
【0152】
10 基板
12 シリコンゲルマニウム膜
14a ゲート酸化膜パターン
16a ゲート電極
18a ポリシリコンパターン
20 スペーサ
22 ソース/ドレーン
24 金属シリサイドパターン
26 エッチング阻止膜
【技術分野】
【0001】
本発明は、トランジスタ及びその製造方法に関し、より詳細には、高集積化され高性能を有するCMOSトランジスタ及びその製造方法に関する。
【背景技術】
【0002】
高性能を有しながら高集積化されたトランジスタを形成するために多様な研究が進行されている。
【0003】
一例として、トランジスタのチャネル領域にストレスを加えるストレス調節工程が研究されている。また、トランジスタのゲート絶縁膜及びゲート電極を成す物質に対して多様に研究している。すなわち、前記ゲート絶縁膜をシリコン酸化膜でない高誘電率を有する物質に変更し、前記ゲート電極をポリシリコンでない金属物質に変更することが研究されている。これに加えて、前記トランジスタを形成するための基板物質もシリコン以外に代替可能な物質を研究している。
【0004】
しかし、一つの基板上のNMOSトランジスタ及びPMOSのトランジスタは相異なる電気的特性を有するので、相互同じ製造工程を通じて、前記NMOSトランジスタ及びPMOSトランジスタを共に形成することは容易でない。また、前記NMOS及びPMOSトランジスタの各要素を形成するための材料の物性が相異なり、各要素を形成する材料の物性が相互トレードオフの関係を有し得る。そのため、複雑な製造工程を通じて相互最適化されたNMOSトランジスタ及びPMOSトランジスタをそれぞれ形成しなければならない。従って、複雑な工程を伴わず、優秀な特性を有する超高集積化されたトランジスタを製造する方法が要求されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開2008−251850号明細書
【特許文献2】米国特許出願公開2008−142902号明細書
【特許文献3】韓国登録特許0729261号
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は優秀な特性を有するMOSトランジスタを提供することにある。
【0007】
本発明の他の目的は前記のMOSトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【0008】
前記目的を達成するための本発明の一実施形態に係るMOSトランジスタは、単結晶シリコン基板の一部領域上に、内部及び上部表面にSi−H、または、Ge−H結合が含まれているシリコンゲルマニウムチャネル膜が備わる。前記シリコンゲルマニウムチャネル膜上にPMOSトランジスタが備わる。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタの表面上に引張ストレス用シリコン窒化膜が備わる。
【0009】
前記目的を達成するための本発明の他の実施形態に係るMOSトランジスタは、単結晶シリコン基板の一部領域上に、内部及び上部表面にSi−H、または、Ge−H結合が含まれているシリコンゲルマニウムチャネル膜が備わる。前記単結晶シリコン基板上に、ゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第1ゲート構造物が備わる。前記第1ゲート構造物の両側の単結晶シリコン基板にN型不純物がドーピングされた1不純物領域が備わる。前記シリコンゲルマニウムチャネル膜上に、ゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第2ゲート構造物が備わる。前記第2ゲート構造物の両側のシリコンゲルマニウムチャネル膜にP型不純物がドーピングされた第2不純物領域が備わる。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第1及び第2ゲート構造物表面上に具備された引張ストレス用シリコン窒化膜が備わる。
【0010】
前記目的を達成するための本発明の一実施形態に係るMOSトランジスタの製造方法で、単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する。前記シリコンゲルマニウムチャネル膜上にPMOSトランジスタを形成する。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら引張ストレス用シリコン窒化膜を形成する。
【0011】
本発明の一実施形態において、前記反応ガスはSiH4及びHN3を含み、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスからなる群から選択された少なくとも一つのガスを含むことができる。
【0012】
本発明の一実施形態において、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することができる。
【0013】
本発明の一実施形態において、前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は(100)チャネル方向を有することができる。
【0014】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜は内部にゲルマニウムが10〜60%含有するように形成されることができる。
【0015】
本発明の一実施形態において、前記PMOSトランジスタを形成するために、前記シリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜、ポリシリコン膜及びハードマスクパターンを形成する。前記ポリシリコン膜、導電膜及びゲート酸化膜をエッチングしてゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含むゲート構造物を形成する。また、前記ゲート構造物両側のシリコンゲルマニウムチャネル膜にP型不純物をドーピングして不純物領域を形成する。
【0016】
前記不純物領域及び前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成することができる。
【0017】
前記ゲート酸化膜はHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3及びTiO2からなる群で選択された少なくとも一つを含むことができる。また、前記金属膜はチタニウムを含むことができる。
【0018】
本発明の一実施形態において、前記単結晶シリコン基板上に単結晶シリコン基板がチャネルで使われるNMOSトランジスタを形成する工程をさらに遂行できる。
【0019】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜を形成するために、前記単結晶シリコン基板でPMOS形成領域を選択的に露出するマスクパターンを形成する。前記露出した単結晶シリコン基板に選択的エピタキシャル工程を通じてシリコンゲルマニウムチャネル膜を形成する。
【0020】
前記目的を達成するための本発明の他の実施形態に係るMOSトランジスタの製造方法において、単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する。前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上にそれぞれゲート酸化膜パターン、導電膜パターン及びポリシリコン膜パターンを含む第1及び第2ゲート構造物を形成する。前記第1ゲート構造物の両側の単結晶シリコン基板にN型不純物を注入して第1不純物領域を形成する。前記第2ゲート構造物両側のシリコンゲルマニウムチャネル膜にP型不純物を注入して第2不純物領域を形成する。また、前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第1及び第2ゲート構造物の表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら引張ストレス用シリコン窒化膜を形成する。
【0021】
本発明の一実施形態において、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することができる。
【0022】
本発明の一実施形態において、前記反応ガスはSiH4及びHN3を包含でき、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスからなる群から選択された少なくとも一つのガスを含むことができる。
【0023】
本発明の一実施形態において、前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は(100)チャネル方向を有することができる。
【0024】
本発明の一実施形態において、前記シリコンゲルマニウムチャネル膜は内部にゲルマニウムが10〜60%含有するように形成されることができる。
【0025】
本発明の一実施形態において、前記第1及び第2ゲート構造物に含まれるそれぞれの導電膜パターンは同じ金属物質を含み、相異なる一関数を有するように形成されることができる。
【0026】
本発明の一実施形態において、前記第1及び第2ゲート構造物を形成するために、前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜を形成する。前記導電膜上部面の一部領域に閾値電圧調節用第1薄膜と、前記導電膜上部面の残りの領域に閾値電圧調節用第2薄膜を形成する。前記第1及び第2薄膜上にポリシリコン膜及びハードマスクパターンを形成する。また、前記ポリシリコン膜、導電膜及びゲート酸化膜をパターニングして第1及び第2ゲート構造物を形成する。
【0027】
本発明の一実施形態において、前記第1及び第2ゲート構造物側壁にスペーサを形成する工程及び前記第1及び第2不純物領域と前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成する工程をさらに含むことができる。
【0028】
本発明の一実施形態において、前記ゲート酸化膜パターンはHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3及びTiO2からなる群で選択された少なくとも一つを含み、前記導電膜パターンはチタニウムを含むことができる。
【発明の効果】
【0029】
説明した通り、本発明に係るCMOSトランジスタは、シリコンチャネルを有するNMOSトランジスタと、シリコンゲルマニウムチャネルを有するPMOSトランジスタとを含むことができる。前記NMOSトランジスタは前記シリコンチャネルにストレインドストレスが加えられるので、電子移動度が速くなり、優秀な動作特性を有するようになる。また、PMOSトランジスタでは、チャネルとして提供されるシリコンゲルマニウム膜界面のダングリングボンドが減少するので、ダングリングボンドによってホールがスキャタリングされることを抑制することができる。そのため、前記PMOSトランジスタは優秀な動作特性を有するようになる。
【図面の簡単な説明】
【0030】
【図1】本発明の一実施形態に係るPMOSトランジスタを示した断面図である。
【図2】図1に示されたPMOSトランジスタの製造方法を示した断面図である。
【図3】図1に示されたPMOSトランジスタの製造方法を示した断面図である。
【図4】図1に示されたPMOSトランジスタの製造方法を示した断面図である。
【図5】本発明の一実施形態に係るCMOSトランジスタを示した断面図である。
【図6】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図7】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図8】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図9】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図10】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図11】本発明の一実施形態に係るCMOSトランジスタの製造方法を示した断面図である。
【図12】ダングリングボンドが含まれているシリコンゲルマニウムチャネル膜の格子構造を示す。
【図13】本発明に係るシリコンゲルマニウムチャネル膜の格子構造を示す。
【図14】サンプル及び比較サンプルのシリコン窒化膜のFTIR結果である。
【図15】サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を示す。
【図16】サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面トラップ密度を示す。
【図17】本発明の一実施形態に係るCMOSインバータを示した平面図である。
【図18】図17のI−I’部分を示した断面図である。
【図19】図17及び図18に示されたCMOSインバータの製造方法を示した断面図である。
【発明を実施するための形態】
【0031】
以下、図面を参照しながら本発明の望ましい実施形態をより詳細に説明する。
【0032】
本発明の各図面において、構造物のサイズは本発明の明確性を期するために実際より拡大して図示している。
【0033】
第1、第2などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は1つの構成要素を他の構成要素から区別する目的として使用することができる。
【0034】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようと意図するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、1つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【0035】
本発明において、基板、層(膜)、領域、パターン、または、構造物が基板、各階(膜)、領域、電極、または、パターンの「上に」、「上部に」または「下部」に形成されることとして言及される場合には各階(膜)、領域、電極、パターンまたは、構造物が直接基板、各階(膜)、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層(膜)、他の領域、他の電極、他のパターンまたは、他の構造物が基板上に追加的に形成されることができる。
【0036】
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
【0037】
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
【0038】
図1は本発明の一実施形態に係るPMOSトランジスタを示す断面図である。
【0039】
図1を参照すると、基板10が用意される。前記基板10上部表面には(100)チャネル方向を有するシリコンゲルマニウム膜12が備わる。前記シリコンゲルマニウム膜12は50〜300Åの厚さを有する。前記シリコンゲルマニウム膜12内にはゲルマニウムが10〜60%程度含まれ、望ましくは10〜30%程度含まれる。本実施形態のPMOSトランジスタはシリコンゲルマニウム膜12上部面の下にチャネルが形成される。
【0040】
前記シリコンゲルマニウム膜12及びゲート酸化膜パターン14aの間の界面部位と、前記シリコンゲルマニウム膜12内には水素が含まれる。すなわち、前記シリコンゲルマニウム膜12内部及び表面にSi−HまたはGe−H結合が含まれている。すなわち、前記Si−HまたはGe−H結合は、シリコンまたは、ゲルマニウムのダングリングボンドと水素が結合されたものである。
【0041】
前記シリコンゲルマニウム膜12上に高誘電率を有する金属酸化物からなるゲート酸化膜パターン14aを含む。ここで、前記高誘電率はシリコン窒化物の誘電率より高い誘電率を意味する。前記ゲート酸化膜パターン14aはHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【0042】
前記ゲート酸化膜パターン14a上に金属物質からなるゲート電極16aが形成される。前記金属物質は目標の閾値電圧を有するように適切な一関数を有さなければならない。一例として、前記金属物質はチタニウム窒化物にアルミニウムAlをドーピングした物質、チタニウム窒化物または、チタニウムからなることができる。
【0043】
一方、前記ゲート酸化膜パターン14aが高誘電率を有する金属酸化物からなる場合には前記ゲート酸化膜パターン14aと直接接触するゲート電極でポリシリコンを使うことは難しい。これは、前記金属酸化物でゲート酸化膜パターン14aを形成すれば、金属酸化物と接触したポリシリコンに不純物をドーピングしても、ポリシリコンのフェルミ準位が変わらずに、一定の位置に固定されるフェルミレベルピニング現象が発生するためである。したがって、前記ゲート酸化膜パターン14aと直接接触するゲート電極16aは前記説明した通り金属物質からなる。
【0044】
前記ゲート電極16a上にはポリシリコンパターン18a及び金属シリサイドパターン24が備わる。また、前記ゲート電極16a、ポリシリコンパターン18a及び金属シリサイドパターン24側壁にはスペーサ20が備わる。
【0045】
前記ゲート電極16aの両側のシリコンゲルマニウム膜12表面の下にはP型不純物がドーピングされたソース/ドレーン22が備わる。
【0046】
前記ポリシリコンパターン18a及び前記ソース/ドレーン22上部面と接触して金属シリサイドパターン24が備わる。
【0047】
前記シリコンゲルマニウム膜12、スペーサ20、ゲート電極16a、ポリシリコンパターン18a及び金属シリサイドパターン24の上部表面についてエッチング阻止膜26が備わる。前記エッチング阻止膜26はシリコン窒化物からなる。
【0048】
説明したように、前記PMOSトランジスタはシリコンゲルマニウム膜12上に形成される。したがって、前記PMOSトランジスタのゲート電極16aはシリコン上に形成される場合に比べて、低い一関数を有する金属物質からなることができる。また、前記シリコンゲルマニウム膜12の内部及び表面にSi−H、または、Ge−H結合が含まれることによって、ダングリングボンドが減少し、これによってホールがスキャタリングされることが防止される。したがって、本実施形態に係るPMOSトランジスタは優秀な動作特性を有する。
【0049】
図2〜図4は図1に示されたPMOSトランジスタの製造方法を示す断面図である。
【0050】
図2を参照すると、単結晶シリコン基板10上に(100)チャネル方向を有する予備シリコンゲルマニウム膜11を形成する。前記予備シリコンゲルマニウム膜11は選択的エピタキシャル成長工程を通じて形成することができる。前記予備シリコンゲルマニウム膜11は50〜300Åの厚さで形成する。また、前記シリコンゲルマニウム膜11内のシリコンゲルマニウムが単結晶性を有するように前記膜11内にはゲルマニウムが10〜60%程度含有するようにする。
【0051】
前記予備シリコンゲルマニウム膜11上に高誘電率を有する金属酸化物を蒸着してゲート酸化膜14を形成する。前記ゲート酸化膜14上にゲート電極で提供されるための金属膜16を形成する。また、前記金属膜16上にポリシリコン膜18を形成する。
【0052】
図3を参照すると、前記ポリシリコン膜18上にエッチングマスクパターンを形成する。前記エッチングマスクパターンを利用して前記ポリシリコン膜18、金属膜16及びゲート酸化膜14を次々とエッチングする。これで、ゲート酸化膜パターン14a、ゲート電極16a及び予備ポリシリコンパターン(図示されず)が積層された予備ゲート構造物を形成する。前記予備ゲート構造物の両側壁にスペーサ20を形成する。
【0053】
前記予備ゲート構造物の両側の予備シリコンゲルマニウム膜11表面にP型不純物を注入してソース/ドレーン領域22を形成する。
【0054】
また、前記予備ポリシリコンパターンの少なくとも一部分と前記ソース/ドレーン領域22の上部面を金属と反応させ、ポリシリコンパターン18a及び金属シリサイドパターン24を形成する。具体的に、前記エッチングマスクパターンを除去した後、前記予備シリコンゲルマニウム膜11、スペーサ20、ポリシリコンパターン18a表面について金属膜(図示されず)を形成する。また、前記金属膜を前記ポリシリコンパターン18a及び予備シリコンゲルマニウム膜11表面と反応させることによって、金属シリサイドパターン24を形成する。
【0055】
図4を参照すると、前記予備シリコンゲルマニウム膜11、スペーサ20、ゲート電極16a、ポリシリコンパターン18a及び金属シリサイドパターン24の上部表面についてエッチング阻止膜26を形成する。前記エッチング阻止膜26はシリコン窒化物からなる。
【0056】
前記シリコン窒化物を形成するための蒸着ガスは反応ガス、雰囲気ガス及び水素ガスを含む。前記反応ガスはシリコンソースガス及び窒素ソースガスを含み、例えばSiH4及びHN3を使うことができる。前記の雰囲気ガスはチャンバー内の圧力条件を調節するガスとして窒素、アルゴン、ヘリウムなどを用いることができる。これらは単独で用いられたり、二つ以上が混ざり合って用いられてもよい。また、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜11の界面及び内部に生成されているダングリングボンドと結合するようにするために提供される。したがって、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜11の上部表面のダングリングボンドが全て水素と結合することができるほどの量に流入することが望ましい。一例として、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入されることができ、50〜200%の流量に流入されることが望ましい。
【0057】
前記の通りに、エッチング阻止膜26を形成する工程で水素ガスを流入することによって、表面部位にダングリングボンドが除去されたシリコンゲルマニウム膜12が形成される。
【0058】
図5は本発明の一実施形態に係るCMOSトランジスタを示した断面図である。
【0059】
図5を参照すると、単結晶シリコンからなる基板50が備わる。前記基板50は(100)チャネル方向を有する。
【0060】
前記基板50表面部位は素子分離領域及びアクティブ領域に区分されている。また、前記基板50はNMOS領域及びPMOS領域に区分されている。前記基板50のNMOS領域にはNMOSトランジスタが形成され、前記PMOS領域にはPMOSトランジスタが形成されている。
【0061】
前記NMOSトランジスタは前記NMOS領域の基板50表面上に高誘電率を有する金属酸化物からなる第1ゲート酸化膜パターン60aを含む。したがって、前記NMOSトランジスタのチャネル膜は単結晶シリコン物質からなる。前記第1ゲート酸化膜パターン60aはHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【0062】
また、前記第1ゲート酸化膜パターン60a上には金属物質からなる第1ゲート電極68aが備わる。前記第1ゲート電極68aはNMOSトランジスタで要求される閾値電圧、例として、0.2〜0.7V水準の閾値電圧を有するようにするために4.4eV以下の低い一関数を有する金属物質からなる。または、4.4eVより高い一関数を有する金属物質に低い一関数を有する金属がドーピングされた物質からなることもある。例として、前記第1ゲート電極は4.6eV水準の一関数を有するチタニウム窒化物にランタンLaをドーピングした物質または、チタニウムにランタンLaをドーピングした物質からなる。
【0063】
前記第1ゲート電極68a上には第1ポリシリコンパターン72aが備わる。前記第1ポリシリコンパターン72a上には金属シリサイドパターン80が備わる。前記金属シリサイドパターン80で用いられる物質は、ニッケルシリサイド、タングステンシリサイド、コバルトシリサイドを挙げることができる。
【0064】
前記第1ゲート酸化膜パターン60a、第1ゲート電極68a、第1ポリシリコンパターン72a及び金属シリサイドパターン80が積層された第1ゲート構造物の側壁には第1スペーサ76aが備わる。前記第1スペーサ76aはシリコン窒化物からなることができる。
【0065】
前記のように、高誘電率を有する金属酸化物を用いた第1ゲート酸化膜パターン60aが備わることによって、第1ゲート酸化膜パターン60aの厚さを十分に厚くしながらも、速い動作速度を維持させることができる。また、NMOSトランジスタのチャネルの長さを減少させることができる。
【0066】
前記第1ゲート構造物の両側の基板表面の下にはN型不純物がドーピングされた第1不純物領域90が備わる。前記第1不純物領域90はNMOSトランジスタのソース/ドレーンで提供される。
【0067】
前記第1不純物領域90上にも前記金属シリサイドパターン80が備わる。
【0068】
前記基板50、第1スペーサ76a及び第1ゲート構造物の表面に沿ってシリコン窒化膜82が備わる。前記シリコン窒化膜82は後続のエッチング工程でエッチング阻止膜として用いられる膜である。また、前記シリコン窒化膜82が備わることによって、NMOSトランジスタのチャネルの基板に引張ストレスが加わる。前記シリコン窒化膜82は0.5Gpa以上のストレスを有することが望ましい。
【0069】
前記のように、前記シリコン窒化膜82によって前記基板表面部位に引張ストレスが加えられ、前記NMOSトランジスタは電子の移動度がより速くなる。したがって、NMOSトランジスタは優秀な動作特性を有する。
【0070】
前記PMOSトランジスタは前記PMOS領域の基板50表面上に形成されたシリコンゲルマニウムチャネル膜54a上に形成される。前記シリコンゲルマニウムチャネル膜54aは(100)チャネル方向を有する。前記シリコンゲルマニウムチャネル膜54aで前記ゲルマニウムが10%以内で含まれると、PMOSトランジスタの閾値電圧を制御することが容易でない。また、前記シリコンゲルマニウムチャネル膜54aで前記ゲルマニウムが60%以上で含まれると、前記シリコンゲルマニウムチャネル膜が単結晶性を維持するのが困難であるだけでなく、PMOSトランジスタのホールの移動度が非常に減少する問題がある。したがって、前記シリコンゲルマニウムチャネル膜54aで前記ゲルマニウムは10〜60%程度含まれ、望ましくは10〜30%程度含まれる。
【0071】
前記シリコンゲルマニウムチャネル膜54aが50Å以内の厚さを有すると、チャネル膜として機能することが困難であり、300Å以上の厚さを有すると膜内に決定欠陥が多くなりうる。したがって、前記シリコンゲルマニウムチャネル膜54aは50〜300Åの厚さを有し、望ましくは100〜150Åの厚さを有する。
【0072】
PMOSトランジスタの場合NMOSトランジスタとは異なる閾値電圧を有するので、前記PMOSトランジスタに適合する閾値電圧を有するようにするために前記NMOSトランジスタとは異なるチャネル膜を用いることである。すなわち、シリコンの場合、約1.12eVのバンドギャップを有し、ゲルマニウムの場合、約0.66eVのバンドギャップを有する。したがって、前記シリコンゲルマニウムの場合、前記ゲルマニウムの含有量を調節することによって、膜のバンドギャップを調節することができ、前記シリコンに比べて低いバンドギャップを有するようにすることができる。このように、低いバンドギャップを有する前記シリコンゲルマニウム膜54aをチャネル膜として用いる場合、相対的に低い一関数を有する導電物質をゲート電極として用いてもユーザーの望む水準の閾値電圧を有することができる。したがって、前記NMOSトランジスタで用いられる第1ゲート電極物質と同じ金属物質であり、前記PMOSトランジスタのゲート電極を具現することができる。
【0073】
高誘電率を有する金属酸化物からなる第2ゲート酸化膜パターン60bを含む。前記第2ゲート酸化膜パターン60bは前記第1ゲート酸化膜パターンと同一な物質からなる。
【0074】
また、前記第2ゲート酸化膜パターン60b上には金属物質からなる第2ゲート電極70aが備わる。前記第2ゲート電極70aは前記第1ゲート電極68aと同じ金属物質を含む。ただし、前記第2ゲート電極70aの金属物質にドーピングされる金属物質が前記第1ゲート電極68aと異なってもよい。例として、前記第2ゲート電極70aはチタニウム窒化物にアルミニウムAlをドーピングした物質からなることができる。これとは違い、前記第2ゲート電極70aはチタニウム窒化物または、チタニウムだけで成ることもある。
【0075】
前記第2ゲート電極70a上には第2ポリシリコンパターン72bが備わる。前記第2ポリシリコンパターン72b上には金属シリサイドパターン80が備わる。
【0076】
前記第2ゲート酸化膜パターン60b、第2ゲート電極70a、第2ポリシリコンパターン72b及び金属シリサイドパターン80が積層された第2ゲート構造物の側壁には第2スペーサ76bが備わる。前記第2スペーサ76bはシリコン窒化物からなることができる。
【0077】
前記第2ゲート構造物の両側のシリコンゲルマニウムチャネル膜54a表面の下にはP型不純物がドーピングされた第2不純物領域92が備わる。前記第2不純物領域92はPMOSトランジスタのソース/ドレーンで提供される。
【0078】
前記第2不純物領域92上には金属シリサイドパターン80が備わる。
【0079】
前記シリコンゲルマニウムチャネル膜54a内部及びシリコンゲルマニウムチャネル膜54a表面には水素が含まれている。すなわち、前記シリコンゲルマニウムチャネル膜54a内部及びシリコンゲルマニウムチャネル膜54a表面でのダングリングボンドは水素原子と反応することによって、前記シリコンゲルマニウムチャネル膜54a内部及び表面にSi−HまたはGe−H結合が含まれている。このように、前記水素原子によって前記シリコンゲルマニウムチャネル膜54a内部及び表面のダングリングボンドサイトが減少することによって、前記ダングリングボンドによってPMOSトランジスタのキャリアのホールがスキャタリングされることを防止することができる。
【0080】
前記シリコンゲルマニウムチャネル膜54a、第2スペーサ76b及び第2ゲート構造物の上部表面についてシリコン窒化膜82が備わる。前記シリコン窒化膜82は前記NMOSトランジスタに形成されたものと同じ物質からなる。前記シリコン窒化膜82によっても前記シリコンゲルマニウムチャネル膜54aに引張ストレスが加えられる。
【0081】
前記引張ストレスが加えられることによって、PMOSトランジスタのホールの移動度が減少することができる。したがって、前記引張ストレスによるPMOSトランジスタの性能低下を減少させるために100基板上にPMOSトランジスタを形成することである。すなわち、100基板上に形成された前記シリコンゲルマニウムチャネル膜54aは前記シリコン窒化膜82によって引張ストレスが加えられても、PMOSトランジスタのホール移動度の変化が大きくない。これは、前記引張ストレスが加えられる方向と前記PMOSトランジスタのチャネル方向が相異なるためである。
【0082】
前記100基板を用いるとしても、一般的の場合、前記シリコン窒化膜によって引張ストレスを加えると、同じ条件で引張ストレスを加えなかった場合と比較する時、PMOSトランジスタの性能が多少低下する。具体的に、一般的な方法でシリコン窒化膜を形成して引張ストレスを加えたPMOSトランジスタのターン−オン電流とターン−オフ電流との比率(Ion/Ioff)はシリコン窒化膜を形成しないため、引張ストレスが加えられなかったPMOSトランジスタのターン−オン電流とターン−オフ電流の比率(Ion/Ioff)と比較する時、約5%以上低い値を有する。
【0083】
しかし、本実施形態の場合には、前記説明した通り、シリコンゲルマニウムチャネル膜54a内部及び表面にSi−HまたはGe−H結合が含まれることによって、ダングリングボンドが減少し、これによってホールがスキャタリングされることが防止される。したがって、前記ターン−オン電流とターン−オフ電流との比率(Ion/Ioff)が低くなることを抑制することができる。具体的に、本実施形態のPMOSトランジスタのターン−オン電流とターン−オフ電流との比率(Ion/Ioff)は引張ストレスが加えられなかったPMOSトランジスタのターン−オン電流とターン−オフ電流との比率(Ion/Ioff)と類似の水準であり、その差が5%未満である。すなわち、前記PMOSトランジスタは引張ストレスを加えるためのシリコン窒化膜82が備わっても実質的に動作特性が悪くならない。
【0084】
説明した通り、本発明に係るCMOSトランジスタに含まれたNMOSトランジスタは引張ストレスが加えられたシリコン上に具現される。したがって、NMOSトランジスタは速い電子移動度を有する。また、CMOSトランジスタに含まれたPMOSトランジスタはシリコンゲルマニウムチャネル膜上に具現され、優秀な動作特性を有する。
【0085】
図6〜図11は本発明の一実施形態に係るCMOSトランジスタの製造方法を示す断面図である。
【0086】
図6を参照すると、単結晶シリコンからなる基板50を用意する。前記基板50は(100)チャネル方向を有する基板である。前記基板50はNMOS領域及びPMOS領域が区分される。
【0087】
前記基板50にトレンチ素子分離工程を遂行して素子分離膜パターン52を形成することによって、前記基板50表面部位を素子分離領域及びアクティブ領域で区分する。
【0088】
次に、前記PMOS領域の基板50を選択的に露出するように前記基板50上に第1マスクパターン(図示せず)を形成する。露出したPMOS領域の基板50に選択的エピタキシャル成長工程を遂行することによって、予備シリコンゲルマニウムチャネル膜54を形成する。前記予備シリコンゲルマニウムチャネル膜54はPMOS領域のアクティブ領域の基板50表面上にだけ選択的に形成される。
【0089】
具体的に、SiH2Cl2、GeH4、HClを反応ガスで用いて基板50上面にシリコンゲルマニウムベースエピタキシャル層を形成する。続けて、前記シリコンゲルマニウムベースエピタキシャル層からシリコンゲルマニウムを成長させ、予備シリコンゲルマニウムチャネル膜54を形成する。前記予備シリコンゲルマニウムチャネル膜54は前記基板と同一に(100)チャネル方向を有するようになる。
【0090】
前記ゲルマニウムソースガスのGeH4の流量を調節して、前記予備シリコンゲルマニウムチャネル膜54で前記ゲルマニウムが10〜60%程度含まれるようにする。望ましくは、前記予備シリコンゲルマニウムチャネル膜54で前記ゲルマニウムが10〜30%程度含有されるようにする。また、前記予備シリコンゲルマニウムチャネル膜54は50〜300Åの厚さを有するように形成する。
【0091】
次に、NMOS及びPMOSトランジスタそれぞれのチャネル領域を形成するために、前記NMOS領域の基板50にP型不純物をドーピングし、前記PMOS領域の予備シリコンゲルマニウムチャネル膜54にN型不純物をドーピングする。具体的に、前記NMOS領域の基板50を選択的に露出する第1イオン注入マスクパターン(図示せず)を形成した後、前記NMOS領域の基板50にP型不純物をイオン注入する。次に、前記第1イオン注入マスクパターンを除去する。また、前記PMOS領域の基板50を選択的に露出する第2イオン注入マスクパターン(図示せず)を形成した後、前記PMOS領域の基板50にN型不純物をイオン注入する。次に、前記第2イオン注入マスクパターンを除去する。これで、チャネル領域で提供されるP−ウェル56及びN−ウェル58がそれぞれ形成される。前記第1及び第2イオン注入マスクパターンはフォトレジストを用いて形成することができる。前記P型不純物の例では硼素、BF2などが挙げられ、前記N型不純物の例では砒素、燐などを挙げることができる。
【0092】
図7を参照すると、前記基板50上部面の及び予備シリコンゲルマニウムチャネル膜54上に高誘電率を有する金属酸化物を蒸着させゲート酸化膜60を形成する。前記金属酸化物はHfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2、または、これらの積層構造及び混合構造のうちいずれの一つを含むことができる。
【0093】
前記ゲート酸化膜60上にゲート電極用導電膜62を形成する。前記ゲート電極用導電膜62は金属物質からなる。前記導電膜62はシリコン基板50上に形成されるNMOSトランジスタのゲート電極及び予備シリコンゲルマニウムチャネル膜54上に形成されるPMOSトランジスタのゲート電極でそれぞれ提供される。したがって、NMOSトランジスタ及びPMOSトランジスタそれぞれの目標閾値電圧を満たす一関数を有する物質で提供されなければならない。本実施形態において、前記導電膜62はチタニウム窒化物で形成される。
【0094】
前記ゲート電極用導電膜62上に数〜数十Å水準の薄い厚さでアルミニウム膜(図示せず)を蒸着する。また、前記NMOS領域に形成されているアルミニウム膜を選択的に除去して、前記PMOS領域に形成されたゲート電極用導電膜上にアルミニウムパターン64を形成する。前記アルミニウムパターン64内のアルミニウム原子は後続に進行される熱を伴う工程を通じて前記チタニウム窒化物内に拡散されてPMOSトランジスタの閾値電圧を調節するドーパントとして用いられる。
【0095】
また、前記ゲート電極用導電膜62上に数〜数十Å水準の薄い厚さでランタン膜(図示せず)を蒸着する。また、前記PMOS領域に形成されているランタン膜を選択的に除去して、前記NMOS領域に形成されたゲート電極用導電膜上にランタンパターン66を形成する。前記ランタンパターン66内のランタン原子は後続に進行される熱を伴う工程を通じて前記チタニウム窒化物内に拡散され、NMOSトランジスタの閾値電圧を調節するドーパントとして用いられる。
【0096】
図8を参照すると、前記アルミニウムパターン64及びランタンパターン66上にポリシリコン膜72を形成する。前記ポリシリコン膜72上に予備第1及び第2ゲート構造物を形成するためのエッチングマスクパターン74を形成する。前記エッチングマスクパターン74はシリコン窒化物または、シリコン酸化物からなることができる。
【0097】
前記ポリシリコン膜72及びエッチングマスクパターン74を形成する工程中に、前記ランタンパターン66に含まれるランタン原子が前記チタニウム窒化物に拡散され、第1ゲート電極膜68が形成される。また、前記アルミニウムパターン64に含まれるアルミニウム原子が前記チタニウム窒化物に拡散され、第2ゲート電極膜70が形成される。
【0098】
図9を参照すると、前記エッチングマスクパターン74を利用して前記ポリシリコン膜72、第1及び第2ゲート電極膜68、70及びゲート酸化膜60を順次に異方性エッチングする。前記工程を遂行すると、第1領域の基板上には第1ゲート酸化膜パターン60a、第1ゲート電極68a、第1ポリシリコンパターン72a及びエッチングマスクパターン(図示されず)を含む予備第1ゲート構造物が形成される。また、第2領域の予備シリコンゲルマニウムチャネル膜54上には第2ゲート酸化膜パターン60b、第2ゲート電極70a、第2ポリシリコンパターン72b及びエッチングマスクパターン(図示されず)を含む予備第2ゲート構造物が形成される。
【0099】
前記予備第1及び第2ゲート構造物の表面、基板50及び予備シリコンゲルマニウムチャネル膜54上部面を覆うスペーサ膜(図示されず)を形成する。前記スペーサ膜はシリコン窒化物からなることができる。前記スペーサ膜を異方性エッチングすることによって、前記予備第1及び第2ゲート構造物の側壁上にそれぞれ第1及び第2スペーサ76a、76bを形成する。
【0100】
前記予備第1及び第2ゲート構造物を形成するために蒸着されたエッチングマスクパターンを除去する。したがって、前記予備第1及び第2ゲート構造物の最上部層の第1及び第2ポリシリコンパターン72a、72bが露出する。
【0101】
図10を参照すると、前記基板上に前記NMOS領域の基板50表面を選択的に露出する第3イオン注入マスクパターン(図示されず)を形成する。前記第3イオン注入マスクパターンはフォトレジストパターンからなることができる。前記第3イオン注入マスクパターンをイオン注入マスクで用いて前記NMOS領域の基板50にN型不純物を注入する。前記工程を通じて、前記予備第1ゲート構造物の両側で露出した基板50表面の下にはソース/ドレーンで提供される第1不純物領域90が形成される。この時、前記第1ポリシリコンパターン72aにもN型不純物が注入される。この後、前記第3イオン注入マスクパターンを除去する。
【0102】
前記基板50上に前記PMOS領域の基板50表面を選択的に露出する第4イオン注入マスクパターン(図示されず)を形成する。前記第4イオン注入マスクパターンをイオン注入マスクで用いて前記PMOS領域の予備シリコンゲルマニウムチャネル膜54にP型不純物を注入する。前記工程を通じて、前記予備第2ゲート構造物の両側で露出した予備シリコンゲルマニウムチャネル膜54表面の下にはソース/ドレーンで提供される第2不純物領域92が形成される。この時、前記第2ポリシリコンパターン72bにもP型不純物が注入される。この後、前記第4イオン注入マスクパターンを除去する。
【0103】
続けて、前記基板50、第1及び第2スペーサ76a、76b、第1及び第2ポリシリコンパターン72a、72b及び予備シリコンゲルマニウムチャネル膜54の表面について金属膜(図示されず)を形成する。前記金属膜は前記第1及び第2不純物領域90、92と前記第1及び第2ポリシリコンパターン72a、72b表面に金属シリサイドパターン80を形成するために蒸着される。具体的に、前記金属膜として用いられることができる金属物質の例ではニッケル、コバルト、タングステンなどが挙げられる。
【0104】
前記金属膜を熱処理して前記金属膜とシリコンを相互反応させる。これで、前記第1及び第2不純物領域90、92と第1及び第2ポリシリコンパターン72a、72b表面にそれぞれ金属シリサイドパターン80が形成される。この時、第1及び第2スペーサ76a、76bと素子分離膜パターン52上に形成された金属膜はシリサイド反応せずに残ることになる。前記反応せずに残っている金属膜を除去する。
【0105】
これで、第1ゲート電極68a、第1ポリシリコンパターン72a及び金属シリサイドパターン80が積層された第1ゲート構造物と、第2ゲート電極70a、第2ポリシリコンパターン72b及び金属シリサイドパターン80が積層された第2ゲート構造物がそれぞれ形成される。
【0106】
説明した通り、トランジスタのゲート及びソース/ドレーンの抵抗を減少させるために前記金属シリサイドパターン80を形成することができる。しかし、これとは他の実施形態で、製造工程を単純化するために前記金属シリサイドパターン80を形成する工程が省略されることもある。
【0107】
図11を参照すると、前記基板50、金属シリサイドパターン80及び第1及び第2スペーサ76a、76bについてシリコン窒化膜82を形成する。前記シリコン窒化膜82は前記NMOS領域の基板に引張ストレスを加えるために形成されることである。また、前記シリコン窒化膜82が形成されても前記PMOSトランジスタの性能が低下しないようにしなければならない。
【0108】
前記シリコン窒化膜82はプラズマ強化化学気相蒸着PE−CVD工程または、高密度プラズマ化学気相蒸着HDP−CVD工程を通じて形成することができる。前記シリコン窒化膜82蒸着工程は枚葉式CVDチャンバーまたは、配置式チャンバーで進行されてもよい。
【0109】
前記シリコン窒化膜82は後続のエッチング工程でエッチング阻止膜として用いられる膜である。また、前記シリコン窒化膜82が備わることによって、NMOSトランジスタのチャネルの基板に引張ストレスが加えられる。
【0110】
前記シリコン窒化膜82の蒸着温度が300℃以下であれば、膜の蒸着が困難であり、前記シリコン窒化膜82の蒸着温度が500℃以上であれば、蒸着中に下部膜に非晶質化された領域の再結晶化が発生することがある。したがって、前記シリコン窒化膜82の蒸着工程は300〜500℃の温度の下で遂行されることが望ましい。
【0111】
前記シリコン窒化膜82を形成するための蒸着ガスは反応ガス、雰囲気ガス及び水素ガスを含む。前記反応ガスはシリコンソースガス及び窒素ソースガスを含み、例としてSiH4及びHN3を用いることができる。前記の雰囲気ガスはチャンバー内の圧力条件を調節するガスとして窒素、アルゴン、ヘリウムなどを用いることができる。これらは単独で用いられたり2以上が混ざり合って用いられることもできる。また、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜の界面及び内部に生成されているダングリングボンドと結合するようにするために提供される。したがって、前記水素ガスは前記予備シリコンゲルマニウムチャネル膜の上部表面のダングリングボンドが全て水素と結合することができるほどの量に流入することが望ましい。一例で、前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入でき、50〜200%の流量に流入することが望ましい。前記水素ガスは100〜20000sccm程度流入することができる。
【0112】
前記のように、シリコン窒化膜82を形成する工程で水素カスが流入しても形成されるシリコン窒化膜内には水素原子または、水素結合がさらに増加しない。ただし、前記予備シリコンゲルマニウムチャネル膜54は上部表面部位のダングリングボンドが水素と結合して、ダングリングボンドが除去されたシリコンゲルマニウムチャネル膜54aになる。
【0113】
前記説明した工程を通じて、図5に示された高性能のCMOSトランジスタを製造することができる。
【0114】
以下では、本発明に係るPMOSトランジスタと本発明と比較するためのPMOSトランジスタとの特性差異を説明する。
【0115】
図12はダングリングボンドが含まれているシリコンゲルマニウムチャネル膜の格子構造を示す。
【0116】
図12で図面符号110はゲルマニウム、112はストレインドシリコン、114はシリコンを示す。示されたように、引張ストレスが加えられるシリコン窒化膜を形成すれば、前記シリコンゲルマニウムチャネル膜53にも引張ストレスが加えられる。したがって、前記シリコン窒化膜下のシリコンゲルマニウムチャネル膜53の上部表面部位にはダングリングボンドDが多く生成される。
【0117】
すなわち、前記シリコン窒化膜によって前記シリコンゲルマニウムチャネル膜53が引張ストレスを受けることになれば、前記シリコンゲルマニウムチャネル膜53でSi−Si結合、Si−Ge結合またはGe−Ge結合が分離されるためである。前記シリコンゲルマニウムチャネル膜53上部表面及びシリコンゲルマニウムチャネル膜53内部に生成されたダングリングボンドDはPMOSトランジスタの移動度を劣化させる。
【0118】
図13は本発明に係るシリコンゲルマニウムチャネル膜の格子構造を示す。
【0119】
図13で図面符号110はゲルマニウム、112はストレインドシリコン、114はシリコンを示す。図13を参照すると、本発明に係るシリコンゲルマニウムチャネル膜54aの上部表面はダングリングボンドが水素と結合することによって、ダングリングボンドが殆ど除去された形状を有するようになる。
【0120】
本発明に係ってシリコン窒化膜を形成すれば、前記シリコンゲルマニウムチャネル膜54aは引張ストレスを受けることになる。しかし、前記シリコン窒化膜を形成する工程で水素ガスを共に流入することによって、前記水素カスガ前記シリコンゲルマニウムチャネル膜53aまで拡散する。そのため、前記シリコンゲルマニウムチャネル膜53aの上部表面に生成されたダングリングボンドが水素と結合することによって、ダングリングボンドが殆ど除去される。このように、前記シリコンゲルマニウムチャネル膜53a上部表面及びシリコンゲルマニウムチャネル膜53a内部にダングリングボンドが水素と結合することによってPMOSトランジスタの移動度が向上する。
【0121】
比較実験
【0122】
サンプル
【0123】
本発明の方法によってCMOSトランジスタを製造した。
【0124】
図5に示されたように、NMOSトランジスタは(100)チャネル方向を有するシリコン基板50上に形成された。また、PMOSトランジスタは(100)チャネル方向を有するシリコンゲルマニウムチャネル膜54a上に形成された。NMOSトランジスタで、第1ゲート酸化膜パターン60aはHfO2が用いられ、第1ゲート電極68aはランタンがドーピングされたチタニウム窒化物が用いられた。また、PMOSトランジスタで、第2ゲート酸化膜パターン60bはHfO2が用いられ、第2ゲート電極70aはアルミニウムがドーピングされたチタニウム窒化物が用いられた。
【0125】
NMOS及びPMOSトランジスタサンプルに含まれるシリコン窒化膜82は蒸着温度480、蒸着圧力5Torr、バイアス高周波電圧100Wの条件で蒸着された。また、蒸着ガスはSiH4、NH3、N2及びH2を用いた。この時、ダングリングボンドと結合するための水素ガスは反応ガスのSiH4及びNH3流量の和の125%を流入した。
【0126】
比較サンプル
【0127】
本発明と比較するためにCMOSトランジスタを製造した。比較サンプルは前記サンプルと比較するために、シリコン窒化膜の蒸着工程条件を除いては前記サンプルと同じ工程で製造した。
【0128】
NMOS及びPMOSトランジスタ比較サンプルに含まれるシリコン窒化膜は蒸着温度480℃、蒸着圧力5Torr、バイアス高周波電圧100Wの条件で蒸着した。また、蒸着ガスはSiH4、NH3及びN2を用い、サンプルで用いたのと同じ流量でSiH4、NH3及びN2を用いた。この時、ダングリングボンドと結合するための水素ガスは流入しなかった。
【0129】
本発明に係るCMOSトランジスタに含まれるシリコン窒化膜及び比較サンプルCMOSトランジスタのシリコン窒化膜の成分に対して相互比較した。
【0130】
図14はサンプル及び比較サンプルのシリコン窒化膜のFT‐IR結果である。
【0131】
図14に示されたように、サンプル及び比較サンプルのシリコン窒化膜のFT‐IR結果が非常に似たように示された。すなわち、比較サンプルと比較する時、サンプルCMOSトランジスタのシリコン窒化膜内に水素がさらに含まれないことがわかる。すなわち、シリコン窒化膜を蒸着する工程で水素を流入しても実質的にシリコン窒化膜の物性は変化しないことがわかる。
【0132】
サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を相互比較した。
【0133】
図15はサンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜のプラズマダメージモニタリング電圧を示す。
【0134】
図15に示されたように、サンプルのシリコンゲルマニウムチャネル膜のプラズマモニタリング電圧が比較サンプルのシリコンゲルマニウムチャネル膜のプラズマモニタリング電圧よりさらに高く示された。これは、サンプルのシリコンゲルマニウムチャネル膜内の水素イオンによって、比較サンプルよりプラズマモニタリング電圧よりさらに高く示されたことがわかる。
【0135】
サンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面タラップ密度Ditを相互比較した。
【0136】
図16はサンプル及び比較サンプルでそれぞれのシリコンゲルマニウムチャネル膜の界面タラップ密度を示す。
【0137】
図16に示されたように、サンプルのシリコンゲルマニウムチャネル膜の界面タラップ密度は比較サンプルのシリコンゲルマニウムチャネル膜の界面タラップ密度より非常に低く示された。すなわち、サンプルのシリコンゲルマニウムチャネル膜の界面にタラップサイトの数が比較サンプルシリコンゲルマニウムチャネル膜の界面にタラップサイトの数より小さいということがわかる。これは、サンプルを形成する工程において、前記シリコン窒化膜形成時に流入した水素ガスによって、前記シリコンゲルマニウムチャネル膜界面のダングリングボンドが大部分除去されたためであることがわかる。
【0138】
図17は本発明の一実施形態に係るCMOSインバータを示す平面図である。図18は図17のI−I’部分を示す断面図である。
【0139】
以下で説明するCMOSインバータは図5に示されたCMOSトランジスタを含む。
【0140】
図17及び図18を参照すると、基板50上に、図5に示されたNMOSトランジスタ及びPMOSトランジスタが備わる。前記第1及び第2ゲート電極68a、70aは相互電気的に連結される。
【0141】
前記NMOSトランジスタ及びPMOSトランジスタを覆う層間絶縁膜100が備わる。
【0142】
前記層間絶縁膜100を貫通して第1及び第2ゲート電極68a、70aと連結される第1コンタクトプラグ104aと、第1及び第2不純物領域90、92と電気的に連結される第2及び第3コンタクトプラグ104b、104cが備わる。
【0143】
前記第1不純物領域90のうち一つ及び第2不純物領域92のうち一つを相互電気的に結合するライン106が備わる。前記ライン106は一つの第2及び第3コンタクトプラグ104b、104cを相互結合する形状を有する。前記ライン106は出力ラインで提供される。
【0144】
また、残りの第1不純物領域90と連結された第2コンタクトプラグ104bは接地ライン108aと連結される。残りの第2不純物領域92と連結された第3コンタクトプラグ104cは電源ライン108bと連結される。前記第1及び第2ゲート電極68a、70aと連結された第1コンタクトプラグ104aは入力ライン108cと連結される。
【0145】
本実施形態では図5に示されたCMOSトランジスタを含むインバータ構造を説明したが、この他にも図5に示されたNMOSトランジスタ及びPMOSトランジスタを含む多様な回路を実現することができる。一例で、図5に示されたNMOSトランジスタ及びPMOSトランジスタを含むCMOS NANDゲート回路、CMOS NORゲート回路などを実現することができる。
【0146】
図19は図17及び図18に図示されたCMOSインバータの製造方法を示す断面図である。
【0147】
図19を参照すると、まず図6〜図11を参照で説明した工程を遂行して図5に示されたNMOS及びPMOSトランジスタをそれぞれ形成する。この時、前記NMOSトランジスタ及びPMOSトランジスタの第1及び第2ゲート電極68a、70aは相互電気的に連結されるように形成する。
【0148】
前記NMOSトランジスタ及びPMOSトランジスタを覆う層間絶縁膜100を形成する。前記層間絶縁膜100はシリコン酸化物を蒸着させ形成することができる。
【0149】
前記層間絶縁膜100の一部分をエッチングしてエッチング阻止膜で提供されるシリコン窒化膜82を露出する開口部を形成する。この後、露出した前記シリコン窒化膜82を除去して前記第1及び第2不純物領域90、92と接触した金属シリサイドパターン80を露出するコンタクトホール102を形成する。示されていないが、この時、前記第1及び第2ゲート電極68a、70a上に位置する金属シリサイドパターン80を露出するコンタクトホールも共に形成することができる。
【0150】
続けて、図17及び図18に示されたように、前記コンタクトホール102内部を満たしながら、前記層間絶縁膜100上に導電膜(図示されず)を形成する。前記導電膜をパターニングすることによって、配線ライン106、108a、108bを形成する。
【産業上の利用可能性】
【0151】
前記説明した通り、本発明のMOSトランジスタは高性能を有するロジックシステム又はメモリ素子の周辺回路などに用いてもよい。
【符号の説明】
【0152】
10 基板
12 シリコンゲルマニウム膜
14a ゲート酸化膜パターン
16a ゲート電極
18a ポリシリコンパターン
20 スペーサ
22 ソース/ドレーン
24 金属シリサイドパターン
26 エッチング阻止膜
【特許請求の範囲】
【請求項1】
単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する段階と、
前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上にそれぞれゲート酸化膜パターン、導電膜パターン及ポリシリコン膜パターンを含む第1及び第2ゲート構造物を形成する段階と、
前記第1ゲート構造物の両側の単結晶シリコン基板にN型不純物を注入して第1不純物領域を形成する段階と、
前記第2ゲート構造物の両側のシリコンゲルマニウムチャネル膜にP型不純物を注入して第1不純物領域を形成する段階と、
前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第1及び第2ゲート構造物の表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら、引張ストレス用シリコン窒化膜を形成する段階と、を含むことを特徴とするトランジスタ製造方法。
【請求項2】
前記反応ガスはSiH4及びHN3を含み、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスでからなる群から選択された少なくとも一つのガスを含むことを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項3】
前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項4】
前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は(100)チャネル方向を有することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項5】
前記シリコンゲルマニウムチャネル膜を形成する段階において、前記シリコンゲルマニウムチャネル膜内にゲルマニウムが10〜60%含有するように形成することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項6】
前記第1及び第2ゲート構造物に含まれたそれぞれの導電膜パターンは同じ金属物質を含みながら、相異なる一関数を有するように形成することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項7】
前記第1及び第2ゲート構造物を形成する段階は、
前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜を形成する段階と、
前記導電膜上部面の一部領域に閾値電圧調節用第1薄膜と、前記導電膜上部面の残りの領域に閾値電圧調節用第2薄膜を形成する段階と、
前記第1及び第2薄膜上にポリシリコン膜及びハードマスクパターンを形成する段階と、
前記ポリシリコン膜、導電膜及びゲート酸化膜をパターニングして第1及び第2ゲート構造物を形成する段階と、を含むことを特徴とする請求項6に記載のトランジスタ製造方法。
【請求項8】
前記第1及び第2ゲート構造物側壁にスペーサを形成する段階と、
前記第1及び第2不純物領域と前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成する段階と、をさらに含むことを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項9】
単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する段階と、
前記シリコンゲルマニウムチャネル膜上にPMOSトランジスタを形成する段階と、
前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜の表面のダングリングボンドを除去しながら、引張ストレス用シリコン窒化膜を形成する段階と、を含むことを特徴とするトランジスタ製造方法。
【請求項10】
前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することを特徴とする請求項9に記載のトランジスタ製造方法。
【請求項1】
単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する段階と、
前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上にそれぞれゲート酸化膜パターン、導電膜パターン及ポリシリコン膜パターンを含む第1及び第2ゲート構造物を形成する段階と、
前記第1ゲート構造物の両側の単結晶シリコン基板にN型不純物を注入して第1不純物領域を形成する段階と、
前記第2ゲート構造物の両側のシリコンゲルマニウムチャネル膜にP型不純物を注入して第1不純物領域を形成する段階と、
前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、第1及び第2ゲート構造物の表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜表面のダングリングボンドを除去しながら、引張ストレス用シリコン窒化膜を形成する段階と、を含むことを特徴とするトランジスタ製造方法。
【請求項2】
前記反応ガスはSiH4及びHN3を含み、前記の雰囲気ガスは窒素、アルゴン、ヘリウムガスでからなる群から選択された少なくとも一つのガスを含むことを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項3】
前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項4】
前記単結晶シリコン基板及び前記シリコンゲルマニウムチャネル膜は(100)チャネル方向を有することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項5】
前記シリコンゲルマニウムチャネル膜を形成する段階において、前記シリコンゲルマニウムチャネル膜内にゲルマニウムが10〜60%含有するように形成することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項6】
前記第1及び第2ゲート構造物に含まれたそれぞれの導電膜パターンは同じ金属物質を含みながら、相異なる一関数を有するように形成することを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項7】
前記第1及び第2ゲート構造物を形成する段階は、
前記単結晶シリコン基板及びシリコンゲルマニウムチャネル膜上に、高誘電率を有する金属酸化物を含むゲート酸化膜、金属を含む導電膜を形成する段階と、
前記導電膜上部面の一部領域に閾値電圧調節用第1薄膜と、前記導電膜上部面の残りの領域に閾値電圧調節用第2薄膜を形成する段階と、
前記第1及び第2薄膜上にポリシリコン膜及びハードマスクパターンを形成する段階と、
前記ポリシリコン膜、導電膜及びゲート酸化膜をパターニングして第1及び第2ゲート構造物を形成する段階と、を含むことを特徴とする請求項6に記載のトランジスタ製造方法。
【請求項8】
前記第1及び第2ゲート構造物側壁にスペーサを形成する段階と、
前記第1及び第2不純物領域と前記ポリシリコン膜パターンの上部面と接触する金属シリサイドパターンを形成する段階と、をさらに含むことを特徴とする請求項1に記載のトランジスタ製造方法。
【請求項9】
単結晶シリコン基板の一部領域にシリコンゲルマニウムチャネル膜を形成する段階と、
前記シリコンゲルマニウムチャネル膜上にPMOSトランジスタを形成する段階と、
前記単結晶シリコン基板、シリコンゲルマニウムチャネル膜、PMOSトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、前記シリコンゲルマニウムチャネル膜の表面のダングリングボンドを除去しながら、引張ストレス用シリコン窒化膜を形成する段階と、を含むことを特徴とするトランジスタ製造方法。
【請求項10】
前記水素ガスは前記反応ガスの流量の和の5〜700%の流量に流入することを特徴とする請求項9に記載のトランジスタ製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図12】
【図13】
【公開番号】特開2011−171706(P2011−171706A)
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願番号】特願2010−254947(P2010−254947)
【出願日】平成22年11月15日(2010.11.15)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成23年9月1日(2011.9.1)
【国際特許分類】
【出願日】平成22年11月15日(2010.11.15)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
[ Back to top ]