【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。 （もっと読む）

【課題】バッチ式の反応炉を用いた場合でも、安定した特性を得ることができる半導体装置の製造方法を提供する。
【解決手段】供給ラインに原料ガスを流し始める（ステップＳ２）。供給ラインからＭＦＣを通過した原料ガスは排気ラインに流れ、炉内供給ラインには流れない。その後、ＭＦＣを流れる原料ガスの流量が安定したかを判定する（ステップＳ３）。例えば、流量の変動幅が所定の範囲内に収まっているか判定する。流量が安定すると、バルブＶ１を開くと共に、バルブＶ２を閉じる（ステップＳ４）。この結果、供給ラインからＭＦＣを通過した原料ガスは排気ラインに流れなくなり、炉内供給ラインに流れるようになる。続いて、所定時間が経過したかを判定する（ステップＳ５）。この所定時間は、形成しようとしているＳｉＧｅ層の成長に必要とされる時間である。所定時間が経過すると、バルブＶ１を閉じると共に、バルブＶ２を開く（ステップＳ６）。 （もっと読む）

【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、さらに、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する有機ＣＴＦＴアレイを提供する。
【解決手段】半導体−電極界面、および、半導体−ゲート絶縁体界面におけるフェルミエネルギーの差の大きさを与える数式を用いて、ＴＦＴ材料を変えずに電極および絶縁膜の表面修飾だけを選択的に変化してｎ型とｐ型のＴＦＴを実現する。任意回路を構成するために、ｐ型チャネルＴＦＴ用のソース電極とゲート電極、および、ｎ型チャネルＴＦＴ用のドレイン電極とゲート電極をすべてつないでおいて、表面修飾のプロセスを行い、その後、光照射などにより不要配線を切断する。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、シリコンよりも大きいバンドギャップを有し、パワートランジスタ２が形成されたＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成されるとともに、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１と、ＳｉＣ層１１のパワートランジスタ２とシリコン層２１のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを接続するＡｌ配線５とを備える。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】本発明は、これらの問題を解決するためになされたもので、半導体装置の微細化に影響することなく、同一基板上で異なる極性の領域において各々の特性を向上させる処理が可能な半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明による半導体装置の製造方法は、第１領域全体と第２領域全体とを全面に覆うサイドウォール下地膜９を形成する工程と、サイドウォール下地膜９上であって第１ゲート構造および第２ゲート構造の側面にサイドウォール膜１０を形成する工程と、第１領域全体と第２領域全体とを全面に覆うカバー膜１１を形成する工程と、第２領域において、サイドウォール下地膜９およびカバー膜１１を除去し、サイドウォール膜１０に覆われたサイドウォール下地膜９のみ残す工程とを備える。 （もっと読む）

【課題】歪み発生層に緩和が生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極１５と、ゲート電極１５の両側面上に形成され、断面Ｌ字状の内側サイドウォール１７Ｂと、半導体基板１１におけるゲート電極１５の両側方の領域に埋め込まれた歪み発生層１９とを備えている。内側サイドウォール１７Ｂは、５×１０¹⁹／ｃｍ³以上の炭素を含む炭素含有シリコン酸化膜からなる。歪み発生層１９は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有する。 （もっと読む）

【課題】電極の接触抵抗の低減によって高性能化した半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上に第１の金属を堆積する工程と、第１の熱処理により第１の金属と半導体基板を反応させて、前記ゲート電極両側の前記半導体基板表面に金属半導体化合物層を形成する工程と、金属半導体化合物層中に、Ｓｉの原子量以上の質量を有するイオンをイオン注入する工程と、金属半導体化合物層上に第２の金属を堆積する工程と、第２の熱処理により、第２の金属を金属半導体化合物層中に拡散させることで、金属半導体化合物層と半導体基板の界面に、第２の金属を偏析させて界面層を形成する工程を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】半導体層における転位の発生を抑止しトランジスタのロールオフ特性を十分に確保しつつも、チャネル領域への歪み量を増加させて電流駆動能力を大幅に向上させて動作速度を増大させる。
【解決手段】ＳｉＧｅ層１０３は、第１のＳｉＧｅ層１０３ａと、第１のＳｉＧｅ層１０３ａ上に形成され、Ｓｉ又は第１のＳｉＧｅ層１０３ａよりもＧｅ濃度の低い中間層１０３ｃと、第１のＳｉＧｅ層１０３ａ上に中間層１０３ｃを介して形成され、第１のＳｉＧｅ層１０３ａよりもＧｅ濃度の高い第２のＳｉＧｅ層１０３ｂと、第２のＳｉＧｅ層１０３ｂ上に形成され、Ｓｉ又は第１のＳｉＧｅ層１０３ａよりもＧｅ濃度の低い上層１０３ｄ有して構成される。 （もっと読む）

【課題】ＤＳＢ基板を用いてＨＯＴ構造の半導体基板を作製するに際し、その機能性基板の、互いに異なる結晶方位を有する結晶領域の境界における結晶欠陥の発生を抑制し、本来的な実用に足る前記ＨＯＴ構造の半導体基板を提供する。
【解決手段】第１の結晶方位を有するシリコン支持基板と、このシリコン支持基板上に直接的に形成され、前記シリコン支持基板の前記第１の結晶方位と異なる結晶方位を有する第１の結晶領域と、前記シリコン支持基板の前記第１の結晶方位と異なる結晶方位を有する第２の結晶領域とを有するシリコン機能性基板とを具えた半導体基板において、前記シリコン機能性基板の、前記第１の結晶領域及び前記第２の結晶領域の境界に、少なくとも前記シリコン支持基板の主面にまで達するような溝部を形成する。 （もっと読む）

【課題】チャネル領域における高いキャリア移動度を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。 （もっと読む）

集積回路設計において、複数の回路レイアウトセルを相互の間に間隙を設けてレイアウトし、前記間隙の少なくとも一部の所定の間隙の夫々に、前記所定の間隙に隣接する少なくとも１つの回路レイアウトセルの性能パラメータに対して所望される影響に基づいて所定のデータベースから選択された対応するフィラーセルを挿入するためのシステム及び方法を提供する。前記回路レイアウトセルは複数行にわたって配列されており、幾つかの実施形態では、所定の間隙に対する適切なフィラーセルの選択は、前記所定の間隙の両側に隣接する回路レイアウトセルの性能パラメータに依存する。前記所定のフィラーセルは、例えば、ダミー拡散領域、ダミーポリシリコン線、Ｎウェル境界の移動、エッチング停止層境界の移動を備える。一実施形態では、回路レイアウトセルは、選択されたフィラーセルを収容するために移動させることができる。
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【課題】チャネル領域における歪みを適正に増大させ、キャリア注入速度を向上させて、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上を可能とする信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１０１の側面に、自身は膨張性を有する応力膜からなる第１のサイドウォール１１１と、第１のサイドウォール１１１上にこれに比して応力の小さい膜からなる第２のサイドウォール１１２とが形成されており、半導体層、例えばＳｉＣ層１０４が第２のサイドウォール１１２により第１のサイドウォール１１１から離間する。 （もっと読む）

【課題】応力源となるＳｉＧｅ混晶層のエピタキシャル成長の際に生じる、ポリシリコンゲート電極パターン上のＳｉＧｅ混晶異常成長を抑制する半導体装置製造方法の提供。
【解決手段】ｐチャネルＭＯＳトランジスタの製造方法は、（Ａ）シリコン単結晶基板表面に、ゲート絶縁膜２２Ａ，２２Ｂを介してポリシリコンゲート電極２３Ａ，２３Ｂを、上面に絶縁膜が形成された状態で形成する工程と、（Ｂ）ゲート電極の合対向する側壁面に、側壁絶縁膜を形成する工程と、（Ｃ）基板表面を、各側壁面外側においてエッチングし、溝部を形成する工程と、（Ｄ）溝部にそれぞれＳｉＧｅ領域を、基板に対してエピタキシャルに成長させる工程と、を含み、さらに工程（Ｂ）の後で工程（Ｄ）の前に、ポリシリコンゲート電極に不純物元素をイオン注入法により導入し、ポリシリコンゲート電極の少なくとも上部をアモルファス状態に変化させる工程（Ｅ）を含む。 （もっと読む）

【課題】歪み技術を適用した半導体装置のシリサイド化に起因したリーク電流の発生を抑制する。
【解決手段】半導体基板２の素子分離領域３で画定された素子領域２０上に、ゲート絶縁膜５を介してゲート電極６を形成し、そのゲート電極６の両側の素子領域２０内に、エクステンション領域８およびソース・ドレイン領域９を形成すると共に、半導体基板２と格子定数の異なる半導体層１０を素子分離領域３の少なくとも一部と離間して形成する。これにより、シリサイド層１１の形成を行った場合にも、素子分離領域３の近傍でのスパイクの形成が抑えられ、そのようなスパイクに起因したリーク電流の発生が抑えられるようになる。 （もっと読む）

【課題】チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを提供することを可能にする。
【解決手段】Ｓｉを含む半導体層を上面に備えた半導体基板４上に、絶縁膜のマスク９を形成する工程と、マスクを用いてエッチングを行うことにより半導体層を半導体基板の上面に平行な一方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、半導体層の一方向に延在しかつ対向する一対の側面間の距離を狭くするとともに側面を平坦化する工程と、側面が平坦化された半導体層を覆うゲート絶縁膜１２を形成する工程と、ゲート絶縁膜を覆うゲート電極１３を形成する工程と、ゲート電極の両側の半導体層にソース／ドレイン領域を形成する工程と、を備えている。 （もっと読む）

【課題】本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１、ＰＭＯＳトランジスタＰ１、およびＳｉＣ層１０を備えている。半導体基板１は、シリコンから成る。ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。 （もっと読む）