【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】 拡張型ドレイン絶縁ゲート電界効果トランジスタ（１０４又は１０６）が、第１ウエル領域（１８４Ａ又は１８６Ａ）の一部によって構成されているチャンネル（３２２又は３６２）ゾーンによって横方向に分離されている第１及び第２ソース／ドレインゾーン（３２４及び１８４Ｂ又は３６４及び１８６Ｂ／１３６Ｂ）を包含している。
【解決手段】 ゲート誘電体層（３４４又は３８４）が該チャンネルゾーンの上側に存在している。該第１ソース／ドレインゾーンは、通常は、ソースである。通常はドレインである該第２Ｓ／Ｄゾーンは、少なくとも部分的には第２ウエル領域（１８４Ｂ又は１８６Ｂ）で構成されている。該半導体ボディのウエル分離部分（１３６Ａ又は２１２Ｕ／１３６Ｂ）が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされている。該ウエル領域の構成は、該半導体ボディのＩＧＦＥＴの部分における最大電界をして上部半導体表面の十分に下側、典型的には該ウエル領域同士が互いに最も近い箇所におけるか又はその近くで発生させる。該ＩＧＦＥＴの動作特性は動作時間と共に安定である。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】高精彩・高解像度・高画質・低消費電力の小型半導体表示装置を提供すること。
【解決手段】本発明の半導体表示装置は、画素マトリクス回路、データ線駆動回路、および走査線駆動回路を有しており、これらの構成要素が多結晶ＴＦＴによって同一基板上に形成される。また、その製造方法における、触媒元素を用いた結晶性の助長化プロセス、および触媒元素のゲッタリングプロセスによって、小型にもかかわらず、高精細・高解像度・高画質の半導体表示装置が提供される。 （もっと読む）

【課題】異なる積層構造を有する異なる導電型のトランジスタにおいて、ゲート電極における形状不良の抑制を図る。
【解決手段】半導体装置の製造方法は、第１導電型のＭＩＳＦＥＴを有する第１領域及び第２導電型のＭＩＳＦＥＴを有する第２領域における半導体基板１上に、ゲート絶縁膜３を形成する工程と、前記第１領域における前記ゲート絶縁膜上に、第１金属材料層４を形成する工程と、前記第１領域における前記第１金属材料層上及び前記第２領域における前記ゲート絶縁膜上に、第２金属材料層７からなる第２ゲート電極７ａ及び７ｂをそれぞれ形成する工程と、前記第１領域及び前記第２領域における前記第２ゲート電極の側面に、第１側壁絶縁膜１１ａ及び１１ｂをそれぞれ形成する工程と、前記第１側壁絶縁膜をマスクとして、前記第１領域における前記第１金属材料層を加工して第１ゲート電極４ａを形成する工程と、を具備する。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。
【解決手段】チップ上に集積回路構造を形成する方法は、集積回路構造の設計からアクティブ層を抽出することと、アクティブ層の形状に適合する保護バンドを形成することとを含む。当該保護バンドは、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置される。当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去することと、保護バンドの凸角部を除去することと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与することとを含む。第１および第２間隔は、集積回路構造のSpiceモデル特性決定での同じ間隔として特定され得る。異なる粒度を有するダミー拡散パターンが、拡散密度がチップ上で実質的に均一になるように付与され得る。 （もっと読む）

【課題】高い電流駆動力を有するｎ型半導体素子を提供する。
【解決手段】第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの混晶層と、前記第１の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、Ｖ族の不純物を含む半導体よりなるソース・ドレイン領域と、を有し、前記混晶層は面内方向に圧縮歪みが印加されていることを特徴とする。 （もっと読む）

【課題】ゲート長によらずトランジスタ特性を向上させることが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１の結晶面上に形成された第１のＮチャンネルＦｉｎＦＥＴと、第１の結晶面上に形成され、第１のＮチャンネルＦｉｎＦＥＴよりもゲート長が長い第２のＮチャンネルＦｉｎＦＥＴとを具備する。第１のＮチャンネルＦｉｎＦＥＴのフィン部の側面と、第２のＮチャンネルＦｉｎＦＥＴのフィン部の側面とは、共に第１の結晶面のキャリア移動度よりも遅いキャリア移動度を有する第２の結晶面に形成されている。第２のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅は、第１のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅よりも広い。 （もっと読む）

【課題】ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更する半導体装置のセルレイアウト方法及び半導体装置を提供すること。
【解決手段】インバータ回路１０は、第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきを等しくするため、第２トランジスタＴｒ２のゲート長及びゲート幅を、第１トランジスタＴｒ１のゲート面積と等しくなるように調整する。 （もっと読む）

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。 （もっと読む）

【課題】温度変化による動作特性の低下を抑制する電界効果トランジスタ回路を提案する。
【解決手段】本発明の例に係る絶縁ゲート型電界効果トランジスタ回路は、拡散層をそれぞれ備える第１のソース／ドレイン４Ｓ，４Ｄと、チャネル領域上に設けられる第１のゲート絶縁膜２と、前記第１のゲート絶縁膜２上に設けられる第１のゲート電極３とを有する第１の電界効果トランジスタＴｒと、半導体基板１とショットキー接合を形成する金属層をそれぞれ備える第２のソース／ドレイン１４Ｓ，１４Ｄと、チャネル領域上に設けられる第２のゲート絶縁膜１２と、第２のゲート絶縁膜１２上に設けられる第２のゲート電極１３と、を具備し、第１のドレイン４Ｄと第２のドレイン１４Ｄとが並列に接続される。 （もっと読む）

【課題】コンタクト抵抗を低減し、動作信頼性を向上出来る半導体装置を提供すること。
【解決手段】半導体基板１０上に形成された、第１導電型の第１ＭＯＳトランジスタ５と、前記半導体基板１０上に形成された、第２導電型の複数の第２ＭＯＳトランジスタ６と、円形の平面形状を有する第１コンタクトプラグＣＰ１０−１と、楕円形の平面形状を有する第２コンタクトプラグＣＰ１０−２とを具備し、前記第２コンタクトプラグＣＰ１０−２は、前記第２ＭＯＳトランジスタ６のいずれか６−１の、ソースまたはドレイン上に形成され、前記第１コンタクトプラグＣＰ１０−１は、残りの前記第２ＭＯＳトランジスタ６−２、及び前記第１ＭＯＳトランジスタ５の、ソースまたはドレイン上に形成される。 （もっと読む）

【課題】低い電源電圧で駆動でき、かつ、電源電圧の変動に対して安定な基準電圧を生成するとともに、基準電圧の温度係数が製造工程におけるパラメータの変動に影響されにくい半導体装置を提供することである。
【解決手段】第１のトランジスタのコレクタ端子と第２のトランジスタのエミッタ端子とを接続して出力端子とし、第１のトランジスタのベース端子と第２のトランジスタのベース端子とを接続して第１のベース端子とし、第１のトランジスタと第２のトランジスタとは同一構造であり、第１のベース端子には、第１のトランジスタのエミッタ側ｐｎ接合がわずかに順方向バイアスされる動作領域から逆方向バイアスされる動作領域となる範囲の電圧を印加され、供給電圧には、第１及び第２のトランジスタがnpn、又はpnpかによって、正の電圧又は負の電圧を印加される半導体装置。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＴＸシリーズトランジスタＳＥ（ＴＸ），ＲＸシリーズトランジスタＳＥ（ＲＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）を低耐圧ＭＩＳＦＥＴＱ_Ｎから構成する一方、ＴＸシャントトランジスタを高耐圧ＭＩＳＦＥＴＱ_Ｈから構成する。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する高耐圧ＭＩＳＦＥＴＱ_Ｈの直列接続数を少なくすることで、直列接続された各高耐圧ＭＩＳＦＥＴＱ_Ｈに印加される電圧振幅の不均一性を抑制する。この結果、高次高調波の発生を抑制することができる。 （もっと読む）

【課題】従来のパワースイッチと比較して、高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力を実現する。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。 （もっと読む）

【課題】３Ｄピラー型ＳＧＴを複数並列に接続する際に、配線層を設ける必要のない半導体装置を提供する。
【解決手段】３Ｄピラー型ＳＧＴの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する３Ｄピラー型ＳＧＴを、各々の選択エピタキシャル成長半導体層を接触させて並列接続する。 （もっと読む）

【課題】本発明は、追加工程を必要とせずオフセット構造のソース・ドレイン領域を形成するための高耐圧トランジスタ用のＬＤＤ拡散層を形成することを可能にする。
【解決手段】半導体基板１１上に、ゲート絶縁膜２１を介して上面に第１絶縁膜４２を有する電極形成膜４１を形成し、電極形成膜４１で第１ゲート電極２２と、その両側に沿ってかつ離間して複数のダミーパターン５１を形成し、第１ゲート電極２２と各ダミーパターン５１をマスクにしたイオン注入により半導体基板１１に第１ＬＤＤ拡散層２３、２４を形成し、第１ゲート電極２２の側壁、各ダミーパターン５１の側壁、および第１ゲート電極２２と各ダミーパターン５１間および各ダミーパターン５１間に第１サイドウォール２５を形成し、第１ゲート電極２２、各ダミーパターン５１および第１サイドウォール２５をマスクにして半導体基板１１に第１ソース・ドレイン領域２６，２７を形成する。 （もっと読む）

【課題】半導体基板上に分布して形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きくなっている。 （もっと読む）