幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】ＥＳＤ保護回路に使用するＭＯＳトランジスタのオフリーク電流を低減して、信号端子の端子リーク電流を低減する。
【解決手段】ＥＳＤ保護回路１００は、ＭＯＳトランジスタ１０（又は２０）を備える。ＭＯＳトランジスタ１０（又は２０）は、ドレイン端子とソース端子が信号端子２と電源ＶＤＤ（又はＧＮＤ）にそれぞれ接続され、ソース端子に印加されるＶＤＤ（又はＧＮＤ）の電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧が逆バイアスとなる電位ＶＨ（又はＶＬ）がゲート端子に印加される。 （もっと読む）

【課題】ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。
【解決手段】低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、エクステンション層６１を形成する。そして、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電極５１〜５４の側面においてはシリコン酸化膜ＯＸ２をオフセットサイドウォールとして使用し、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロンをイオン注入により比較的低濃度に導入して、エクステンション層６２となるＰ型不純物層６２１を形成する。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】トレンチの数が１個のトレンチゲート構造のトランジスタをトレンチの数が２個以上のトレンチゲート構造のトランジスタとともに基板上に形成する際の特性の差異を低減する。
【解決手段】半導体装置１００は、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ１６２を有するトランジスタであって、ｎ＝１の第１のトランジスタ２００とｎ＝２以上の第２のトランジスタ２０２と、各トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜１１０と、を含む。ここで、第１のトランジスタ２００のゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃ_ｘが、第２のトランジスタ２０２のゲート幅方向におけるトレンチ１６２間の間隔ａ_ｘよりも狭い。 （もっと読む）

【課題】駆動電流が大きくリーク電流の少ない低消費電力のＭＩＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】チャネル領域を有する半導体基板と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板内にチャネル領域を挟むように配置されたソース拡散層及びドレイン拡散層と、ソース拡散層側の半導体基板内に形成された第１のポケット不純物層と、ドレイン拡散層側の半導体基板内に形成された第２のポケット不純物層とを有し、第１のポケット不純物層は、ソース拡散層のエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有しており、第２のポケット不純物層は、ドレイン拡散層のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有している。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】シリコンウェハからなるＩＣチップは厚いため商品容器自体に搭載する場合、表
面に凹凸が生じ、デザイン性が低下してしまった。そこで非常に膜厚の薄い薄膜集積回路
、及び薄膜集積回路を有するＩＣチップ等を提供する。
【解決手段】薄膜集積回路を有するＩＣチップは、従来のシリコンウェハにより形成され
る集積回路と異なり、半導体膜を能動領域（例えば薄膜トランジスタであればチャネル形
成領域）として備えることを特徴とする。このようなＩＣチップは非常に薄いため、カー
ドや容器等の商品へ搭載してもデザイン性を損ねることがない。 （もっと読む）

【課題】同一の半導体基板上にゲート絶縁膜の膜厚の異なる半導体素子領域を容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板に素子分離絶縁膜を形成することにより、第１の半導体素子領域と第２の半導体素子領域とを画定する工程と、前記第２の半導体素子領域と前記第２の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第１の半導体素子領域と前記第１の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第１の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第１の半導体素子領域に対して異方性エッチングを行う工程と、前記マスクを除去する工程と、前記マスクを除去した後に熱酸化により第１の半導体素子領域と第２の半導体素子領域とにゲート酸化膜を形成する工程と、を有することを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。 （もっと読む）

【課題】製造工程増加を抑制しつつ、閾値電圧の異なる複数のトランジスタ（ＦＥＴ）を同一基板上に有する半導体装置を実現する。
【解決手段】半導体装置は同一導電型の第１及び第２ＦＥＴを有する。第１ＦＥＴは、基板１上の第１ゲート電極１３Ｌ、その側方の第１サイドウォール１５Ｌ、第１ゲート電極１３Ｌ両側の第１活性領域１Ｌの第１エクステンション領域１７Ｌを備える。第２ＦＥＴは、基板１上の第２ゲート電極１３Ｈ、その側方の第２サイドウォール１５Ｈ、第２ゲート電極１３Ｈ両側の第２活性領域１Ｈの第２エクステンション領域１７Ｈを備える。ゲート長方向に関し、第１エクステンション領域１７Ｌと第１ゲート電極１３Ｌとの重なりは、第２エクステンション領域１７Ｈと第２ゲート電極１３Ｈとの重なりよりも長い。第１ゲート電極１３Ｌと第１サイドウォール１５Ｌとの距離は、第２ゲート電極１３Ｈと第２サイドウォール１５Ｈとの距離より短い。 （もっと読む）

【課題】薄膜トランジスタ及びＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のキャパシタを備える平板表示装置及びその製造方法を提供する。
【解決手段】第１領域の基板上に半導体で形成された活性層と、第２領域の基板上に半導体で形成された下部電極と、活性層及び下部電極を含む上部に形成された第１絶縁層と、活性層上の第１絶縁層上に第１導電層及び第２導電層で形成されたゲート電極と、下部電極上の第１絶縁層上に第１導電層で形成された上部電極と、ゲート電極及び上部電極を含む上部に形成され、活性層及び上部電極が露出するようにパターニングされた第２絶縁層と、露出した活性層に接続されるソース電極及びドレイン電極とを備える。 （もっと読む）

【課題】エネルギー耐量、負サージ耐量を確保しながら、できる限り低コストの内燃機関用点火装置用半導体装置を提供すること。
【解決手段】ＩＧＢＴが前記コレクタ電極とゲート電極間にクランプダイオードを備え、ＩＧＢＴのｐ⁺２５とｎ型ベース層２６の間に不純物濃度の異なる２層のｎ型バッファ層２４、５０を有するＩＧＢＴであって、前記２層のバッファ層の合計厚さが５０μｍ以下であって、総不純物量を２０×１０¹³ｃｍ^-2以下とする。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】絶縁表面上に第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層された半導体装置である。第１配線と第２配線間に層間絶縁膜が積層されていることで寄生容量の低減が可能となる。 （もっと読む）

【課題】半導体集積回路装置において、スナップバック動作が生じることのない表示パネル駆動用半導体集積装置の出力回路に適した静電気保護回路を提供する。
【解決手段】静電気保護回路において、半導体基板上に形成され、外部接続端子１０に接続されたゲート電極をＰＭＯＳトランジスタ２と、半導体基板上に形成され、外部接続端１０子に接続されたゲート電極を有するＮＭＯＳトランジスタ３とを備え、正極性のサージ電流を、ＰＭＯＳトランジスタ２のソース領域およびドレイン領域と半導体基板との間のｐｎ接合を介して順方向電流としてＶＤＤ電源端子１１ａに逃がし、負極性のサージ電流を、該ＮＭＯＳトランジスタ３のソース領域およびドレイン領域と半導体基板との間のｐｎ接合を介して順方向電流としてＶＳＳ電源端子１１ｂに逃がすようにした。 （もっと読む）

【課題】半導体装置のソース領域とドレイン領域との間のオン抵抗を低減させる。
【解決手段】第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】ＬＳＩやＣＰＵやメモリに用いるトランジスタのリーク電流及び寄生容量を低減することを課題の一とする。
【解決手段】酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル領域が形成される薄膜トランジスタを用い、ＬＳＩやＣＰＵやメモリなどの半導体集積回路を作製する。水素濃度が十分に低減されて高純度化された酸化物半導体層を用いる薄膜トランジスタは、リーク電流による消費電力の少ない半導体装置を実現できる。 （もっと読む）