【課題】 特性の優れた高耐圧トランジスタを形成することができる素子分離膜の形成方法を提供する。
【解決手段】
基板上にまず先にゲート酸化膜１０２を形成しておき、その上にＣＭＰストッパ膜１０４を形成後、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチ１０８を形成する。また、トレンチ内をフィールド絶縁膜で充填する前に、ライナー絶縁膜１１２をトレンチ内壁に形成し、ＣＭＰストッパ膜の下のゲート酸化膜の側面の凹み部分をライナー絶縁膜で埋め込むことにより、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成されるのを抑止する。 （もっと読む）

【課題】ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる技術を提供する。
【解決手段】基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上にＦＩＮＦＥＴが形成されている。このとき、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１が形成されている。そして、ＳＯＩ基板のシリコン層を加工してフィンＦＩＮ１が形成されている。このとき、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下になるように形成されており、かつ、第１半導体領域ＦＳＲ１に電圧を印加することができるようになっている。 （もっと読む）

【課題】画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現し、信頼性と生産性を向上させる技術を提供することを課題とする。
【解決手段】画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで基板上に形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行う。また、ソース配線を画素電極と同じ材料である導電膜で覆い、基板全体を外部の静電気等から保護する構造とする。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】半導体基板上に容易なプロセスにより、微細で、高速なＳＯＩ構造の縦型のＭＩＳＦＥＴを得ること。
【解決手段】半導体基板1上に酸化膜2を介して、下部に配線層3を有する自己整合の横及び縦方向エピタキシャル半導体層からなる凸状構造の半導体層6が設けられ、凸状構造の半導体層6は素子分離領域埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。凸状構造の半導体層6の上部には高濃度及び低濃度ドレイン領域10、9が設けられ、下部には高濃度及び低濃度ソース領域7、8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられ、高濃度ドレイン領域10、下層配線3を介した高濃度ソース領域7及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている自己整合連続縦横エピタキシャル成長法によるＭＩＳＦＥＴ。 （もっと読む）

【課題】半導体装置とその製造方法において、素子間の耐圧を高めることを目的とする。
【解決手段】シリコン基板１０に第１、第２素子分離絶縁膜１３ａ、１３ｂを形成する工程と、シリコン基板１０に形成された第１絶縁膜２１を介して、第１領域I、第２領域II、及び４領域IVに、第１導電型の第１不純物をシリコン基板の第１の深さD1にまで注入する工程と、シリコン基板１０に形成され、且つ第１絶縁膜２１よりも薄い第２絶縁膜３０を介して、第３領域IIIに、第２導電型の第２不純物を、シリコン基板１０の第２の深さD2にまで注入する工程と、第３領域IIIに、第２導電型の第３不純物を、第２の深さD2よりも浅い第３の深さD3にまで注入する工程と、第３領域に、第１トランジスタTR_n(1)を形成する工程と、第４領域に、第２トランジスタTR_p(low)を形成する工程とを有する半導体装置の製造方法による （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】チャネル形成領域が素子分離領域から受けるストレスを、チャネル幅方向において均一化させる。
【解決手段】素子分離領域２と、素子分離領域２によって囲まれる、素子形成領域３とを具備する。素子形成領域３の外周形状は、第１方向に沿って延びる第１辺を有する。素子形成領域３は、第１トランジスタ領域６−１と、２方向において第１辺と第１トランジスタ領域６−１との間にあたる位置に配置された、第２トランジスタ領域６−２と、第１方向における第２トランジスタ領域６−２の側方に配置された、ダミー領域７とを備える。第１トランジスタ領域６−１は、第１チャネル形成領域４−１を有する。第２トランジスタ領域６−２は、第２チャネル形成領域４−２を有する。第１チャネル形成領域４−１は、第２チャネル形成領域４−２と非対向である非対向領域１４を有する。ダミー領域７は、第２方向において非対向領域１４と対向する。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】ゲート電極７作製後にチャネル部１２を作製する縦型ＭＩＳＦＥＴの製造方法において、ゲート絶縁膜１０に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板１または単結晶半導体層に形成された不純物領域８の上に、第一絶縁層４、５と、ゲート電極層７と、第二絶縁層５、４と、をこの順に積層した積層体を形成し、前記積層体に不純物領域８が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層７、および、前記孔の底面に露出している不純物領域８の上に絶縁膜１０を形成し、ゲート電極層７の露出部分の上に形成された絶縁膜１０の上に半導体膜を重ねて形成し、不純物領域８の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域８に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 （もっと読む）

【課題】ＮＭＩＳトランジスタとＰＭＩＳトランジスタの閾値電圧を同時に低減できる半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板１０に形成された第１の活性領域１０ａ上に高誘電体を含む第１のゲート絶縁膜１７ａと、金属材料を含む第１のゲート電極１８ａとを形成し、基板１０に形成された第２の活性領域１０ｂ上に高誘電体を含む第２のゲート絶縁膜１７ｂと、金属材料を含む第２のゲート電極１８ｂとを形成する工程と、第１のゲート絶縁膜１７ａの端部と第２のゲート絶縁膜１７ｂの端部とに負の固定電荷を導入する工程と、第１のゲート絶縁膜１７ａの端部を除去する工程とを備えている。 （もっと読む）

【課題】後続の工程に伴う埋め込みゲートの酸化を防止し、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減し、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬを低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に、酸化物半導体層より導電率の高いバッファ層を形成し、該バッファ層の上にソース電極層及びドレイン電極層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】フィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の基準面１０３及び第１の基準面１０３よりも高い位置に設けられた第２の基準面１０４を有するシリコン基板１００を備えている。シリコン基板１００の上には、互いに間隔をおいて、上面が第２の基準面１０３よりも高い位置にあり、フィントランジスタを構成するフィン１２１及びフィン１２２が形成されている。第１の基準面１０３の上には、上面がフィン１２１及びフィン１２２の上面よりも低い位置にある第１の素子分離膜１３１Ａが形成されている。第１の基準面１０３を挟んで隣接する２つのフィン１２１の間隔は、第２の基準面１０４を挟んで隣接する２つのフィン１２２の間隔よりも広い。 （もっと読む）

【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】第１の逆スタガ型薄膜トランジスタ及び第２の逆スタガ型薄膜トランジスタにより構成されるＥＤＭＯＳ回路を有する論理回路部を有し、第１の逆スタガ型薄膜トランジスタは、第１のゲート電極、ゲート絶縁層、第１の半導体層、第１の一対の不純物半導体層、及び第１の一対の配線を有し、第１の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、第２の逆スタガ型薄膜トランジスタは、第２のゲート電極、ゲート絶縁層、第２の半導体層、第２の一対の不純物半導体層、及び第２の一対の配線を有し、第２の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されている表示装置。 （もっと読む）

【課題】回路面積が小さい、またはトランジスタの劣化を防止するよう形成された、有機トランジスタと無機トランジスタとを備えた半導体装置を提供する。
【解決手段】本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 （もっと読む）

【課題】閾値電圧が相対的に高い半導体装置のチャネル領域における不純物濃度を閾値電圧が相対的に低い半導体装置のチャネル領域における不純物濃度よりも高くすると、閾値電圧が相対的に高い半導体装置の駆動力の低下を招来する虞があった。
【解決手段】半導体装置は、第１のトランジスタと第２のトランジスタとを備えている。第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。第２のエクステンション領域８ｂは浅接合化不純物を含んでおり、第２のエクステンション領域８ｂの接合深さは第１のエクステンション領域８ａの接合深さよりも浅い。 （もっと読む）

【課題】同一の工程で、同一半導体基板上に異なる構造のトランジスタを形成する半導体装置の提供。
【解決手段】半導体基板上に第一及び第二のゲート電極４０，４１を形成する工程と、第一のゲート電極の側壁面に第一の絶縁層１２２を形成するとともに、第二のゲート電極のゲート幅方向両側の半導体基板上にエピタキシャル成長層９ａを形成する工程と、第二のゲート電極の側壁面に第二の絶縁層を形成する工程と、第一の絶縁層及び第二の絶縁層を覆うように第三の絶縁層を形成する工程と、第二の絶縁層を覆う第三の絶縁層を除去する工程と、第一のゲート電極のゲート幅方向両側の半導体基板及びエピタキシャル成長層にそれぞれ不純物を拡散させて、第一及び第二の不純物拡散領域６，８を形成する工程と、第一及び第二の不純物拡散領域にコンタクトプラグ１２，１５を接続させる工程と、を具備してなることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置において、第１，第２，第３のチャネル拡散層の不純物プロファイルの変動を抑制する。
【解決手段】半導体装置は、第１，第２，第３の活性領域上に第１，第２，第３のゲート絶縁膜１３Ａ，１３Ｂ，１４Ｃを介して形成された第１，第２，第３のゲート電極を有する第１導電型の第１，第２，第３のＭＩＳトランジスタを備えている。第１のゲート絶縁膜１３Ａは、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとからなる。第２のゲート絶縁膜１３Ｂは、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとからなる。第３のゲート絶縁膜１４Ｃは、第３のシリコン酸化膜１４ｃと第３の高誘電率絶縁膜１５ｃとからなる。第２のシリコン酸化膜１３ｂは、第１のシリコン酸化膜１３ａと同じ膜厚を有し、且つ、第３のシリコン酸化膜１４ｃよりも厚い膜厚を有している。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）