表示装置
【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】第1の逆スタガ型薄膜トランジスタ及び第2の逆スタガ型薄膜トランジスタにより構成されるEDMOS回路を有する論理回路部を有し、第1の逆スタガ型薄膜トランジスタは、第1のゲート電極、ゲート絶縁層、第1の半導体層、第1の一対の不純物半導体層、及び第1の一対の配線を有し、第1の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、第2の逆スタガ型薄膜トランジスタは、第2のゲート電極、ゲート絶縁層、第2の半導体層、第2の一対の不純物半導体層、及び第2の一対の配線を有し、第2の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されている表示装置。
【解決手段】第1の逆スタガ型薄膜トランジスタ及び第2の逆スタガ型薄膜トランジスタにより構成されるEDMOS回路を有する論理回路部を有し、第1の逆スタガ型薄膜トランジスタは、第1のゲート電極、ゲート絶縁層、第1の半導体層、第1の一対の不純物半導体層、及び第1の一対の配線を有し、第1の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、第2の逆スタガ型薄膜トランジスタは、第2のゲート電極、ゲート絶縁層、第2の半導体層、第2の一対の不純物半導体層、及び第2の一対の配線を有し、第2の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されている表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、駆動回路及び画素部に逆スタガ薄膜トランジスタを有する表示装置に関する。
【背景技術】
【0002】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【0003】
また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバーを、非晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある(特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2005−049832号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバーのような駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオン電流を確保している。
【0006】
または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保している。
【0007】
このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げとなり、表示領域である画素部の面積が小さくなってしまう。
【0008】
一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【0009】
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【0010】
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率よく生産することができないといった問題がある。
【0011】
そこで、本発明の一形態は、作製コストの低減が可能であり、且つ画像の表示特性に優れた表示装置を提供することを課題とする。また、本発明の一形態は、作製コストの低減が可能であり、且つ狭額縁化が可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【0012】
本発明の一形態は、駆動回路部、及び画素部を有し、駆動回路部は論理回路部と、スイッチ部またはバッファ部を有する表示装置であり、駆動回路部及び画素部を構成するTFTは、極性が同じ逆スタガ型TFTであり、スイッチ部またはバッファ部は、オン電流を多く流すことが可能な逆スタガ型TFTを用いて構成され、論理回路部はデプレッション型のTFT及びエンハンスメント型のTFTで構成されたインバータ回路(以下、EDMOS回路という。)で構成されることを特徴とする。
【0013】
オン電流を多く流すことが可能なTFTとしては、デプレッション型の逆スタガ型TFTを用いる。
【0014】
EDMOS回路は、しきい値電圧が異なる2つ以上の逆スタガ型TFT、代表的にはデプレッション型のTFT及びエンハンスメント型のTFTを有する。代表的には、しきい値電圧が負のデプレッション型のTFTと、しきい値電圧が正のエンハンスメント型のTFTを有する。
【0015】
または、デプレッション型のTFTとして、チャネル形成領域としてドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に混合領域及び非晶質半導体を含む層を有する逆スタガ型TFTを用い、エンハンスメント型のTFTとして、チャネル形成領域として半導体層を有し、当該半導体層上に非晶質半導体層を有する逆スタガ型TFTを用いることで、EDMOS回路を構成することができる。
【0016】
または、デプレッション型のTFTとして、チャネル形成領域としてドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に混合領域及び非晶質半導体を含む層を有する逆スタガ型TFTを用い、エンハンスメント型のTFTとして、チャネル形成領域にドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に非晶質半導体層を有する逆スタガ型TFTを用いることで、EDMOS回路を構成することができる。
【0017】
また、本発明の一形態の表示装置において作製される逆スタガ型TFTは、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート絶縁層上に形成される半導体層と、半導体層上に形成されるソース領域及びドレイン領域として機能する一対の不純物半導体層と、一対の配線とを有し、ゲート絶縁層上に形成される半導体層は、ゲート絶縁層側に微結晶半導体層が形成さる。
【0018】
また、デプレッション型の逆スタガ型TFTにおいて、半導体層には、ゲート絶縁層側に微結晶半導体層が形成され、ソース領域及びドレイン領域側に混合領域及び非晶質半導体を含む層を有し、当該混合領域は、錐形状の微結晶半導体領域と、当該領域を充填する非晶質半導体領域とを有する。このため、逆スタガ型TFTのオン電流を高めつつ、オフ電流を抑えることができる。
【0019】
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【0020】
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【0021】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【0022】
本発明の一形態により、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることができる。また、表示装置の狭額縁化が可能となり、表示装置における表示領域を拡大することができる。
【図面の簡単な説明】
【0023】
【図1】表示装置の全体を説明するブロック図。
【図2】表示装置における配線、入力端子等の配置を説明する図。
【図3】シフトレジスタ回路の構成を説明するブロック図。
【図4】フリップフロップ回路の一例を示す図。
【図5】フリップフロップ回路のレイアウト図(上面図)を示す図。
【図6】フリップフロップ回路のレイアウト図(上面図)を示す図。
【図7】シフトレジスタ回路の動作を説明するためのタイミングチャートを示す図。
【図8】表示装置を説明する断面図。
【図9】表示装置を説明する断面図。
【図10】表示装置を説明する断面図。
【図11】表示装置における薄膜トランジスタを説明する断面図。
【図12】表示装置の作製方法を説明する断面図。
【図13】表示装置の作製方法を説明する断面図。
【図14】表示装置の作製方法を説明する断面図。
【図15】表示装置の作製方法を説明する断面図。
【図16】表示装置の作製方法を説明する平面図。
【図17】表示装置の作製方法を説明する断面図。
【図18】表示装置の作製方法を説明する上面図。
【図19】表示装置に適用する保護回路を説明する図。
【図20】表示装置の端子部を説明する図。
【図21】液晶表示装置の一例を説明する図。
【図22】発光表示装置の一例を説明する図。
【図23】実施の形態を適用した電子機器。
【発明を実施するための形態】
【0024】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【0025】
(実施の形態1)
本実施の形態では、本発明の一形態である表示装置について、ブロック図等を参照して説明する。
【0026】
図1(A)は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図1(A)に示す液晶表示装置は、基板100上に表示素子を備えた画素を複数有する画素部101と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路102と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路103と、を有する。
【0027】
図1(B)は、本発明の一形態を適用したアクティブマトリクス型発光表示装置のブロック図の一例を示す。図1(B)に示す発光表示装置は、基板110上に表示素子を備えた画素を複数有する画素部111と、各画素のゲート電極に接続された走査線を制御する第1の走査線駆動回路112及び第2の走査線駆動回路113と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路114と、を有する。一つの画素にスイッチング用TFT(Thin Film Transistor。以下、TFTという。)と電流制御用TFTの2つを配置する場合、図1(B)に示す発光表示装置では、スイッチング用TFTのゲート電極に接続された第1の走査線に入力される信号を第1の走査線駆動回路112で生成し、電流制御用TFTのゲート電極に接続された第2の走査線に入力される信号を第2の走査線駆動回路113で生成する。ただし、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、一の走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有するTFTの数によって、スイッチング素子の動作を制御するのに用いられる第1の走査線が、各画素に複数設けられていてもよい。この場合、複数の第1の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれらの各々で生成してもよい。
【0028】
なお、ここでは、走査線駆動回路102、第1の走査線駆動回路112、第2の走査線駆動回路113、及び信号線駆動回路103、114を表示装置に作製する形態を示したが、走査線駆動回路102、第1の走査線駆動回路112、または第2の走査線駆動回路113の一部をIC等の半導体装置で実装してもよい。また、信号線駆動回路103、114の一部をIC等の半導体装置で実装してもよい。
【0029】
図2は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路及び画素部の位置関係を説明する図である。絶縁表面を有する基板120上には走査線123と信号線124が交差して配置され、画素部127が構成されている。なお、画素部127は、図1に示す画素部101及び画素部111に相当する。
【0030】
画素部127は複数の画素128がマトリクス状に配列して構成されている。画素128は、走査線123と信号線124に接続する画素TFT129、保持容量部130、画素電極131を含んで構成されている。
【0031】
ここで示す画素構成において、保持容量部130では、一方の電極と画素TFT129が接続され、他方の電極と容量線132が接続される場合を示している。また、画素電極131は表示素子(液晶素子、発光素子、コントラスト媒体(電子インク)等)を駆動する一方の電極を構成する。これらの表示素子の他方の電極はコモン端子133に接続されている。
【0032】
保護回路は、画素部127と、信号線入力端子122との間に配設されている。また、走査線駆動回路102と、画素部127の間に配設されている。本実施の形態では、複数の保護回路を配設して、走査線123、信号線124及び容量配線137に静電気等によりサージ電圧が印加され、画素TFT129等が破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成されている。
【0033】
本実施の形態では、走査線123の保護回路134、信号線124の保護回路135、容量配線137の保護回路136を配設する例を示している。ただし、保護回路の配設位置はこれに限定されない。また、走査線駆動回路をIC等の半導体装置で実装しない場合は、走査線123側に保護回路134を設けなくともよい。
【0034】
これらの回路の各々に本実施の形態に示すTFTを用いることで、以下の利点がある。
【0035】
駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部に設けるTFTはしきい値電圧を制御することが可能な構成であるとよい。一方で、スイッチ部またはバッファ部に設けるTFTはオン電流が大きいことが好ましい。この構成により、論理回路部に設けるTFTのしきい値電圧の制御が可能となり、またスイッチ部またはバッファ部に設けるTFTのオン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭額縁化にも寄与する。
【0036】
画素TFTは、スイッチング特性が高いことが好ましい。画素TFTのスイッチング特性を高めることで、表示装置のコントラスト比を高めることができる。スイッチング特性を高めるためには、オン電流を大きくし、オフ電流を小さくすることが有効である。本実施の形態を適用した画素TFTは、オン電流が大きく、オフ電流が小さいため、スイッチング特性の高いものとすることができ、コントラスト比の高い表示装置を実現することができる。
【0037】
保護回路は、画素部の周縁に設けられるため狭額縁化を阻害する一因となっていた。しかしながら、本実施の形態に示す表示装置は、保護回路の面積を縮小することができるため、狭額縁化が阻害されることを抑制することができる。
【0038】
(実施の形態2)
本実施の形態では、実施の形態1にて説明した表示装置の駆動回路の回路図等について図3乃至図6を参照して説明する。
【0039】
まず、実施の形態1に示す走査線駆動回路を構成するシフトレジスタ回路について説明する。
【0040】
図3に示すシフトレジスタ回路は、フリップフロップ回路201を複数有し、制御信号線202、制御信号線203、制御信号線204、制御信号線205、制御信号線206、及びリセット線207を有する。
【0041】
図3のシフトレジスタ回路に示すように、フリップフロップ回路201では、初段の入力端子INに、制御信号線202を介して、スタートパルスSSPが入力され、次段以降の入力端子INに前段のフリップフロップ回路201の出力信号端子SOUTが接続されている。また、N段目(Nは自然数である。)のリセット端子RESは、(N+3)段目のフリップフロップ回路の出力信号端子Soutとリセット線207を介して接続されている。N段目のフリップフロップ回路201のクロック端子CLKには、制御信号線203を介して、第1のクロック信号CLK1が入力されると仮定すると、(N+1)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線204を介して、第2のクロック信号CLK2が入力される。また、(N+2)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線205を介して、第3のクロック信号CLK3が入力される。また、(N+3)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線206を介して、第4のクロック信号CLK4が入力される。そして、(N+4)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線203を介して、第1のクロック信号CLK1が入力される。また、N段目のフリップフロップ回路201は、ゲート出力端子Goutより、N段目のフリップフロップ回路の出力SRoutNを出力する。
【0042】
なお、フリップフロップ回路201と、電源及び電源線との接続を図示していないが、各フリップフロップ回路201には電源線を介して電源電位Vdd及び電源電位GNDが供給されている。
【0043】
なお、本明細書で説明する電源電位は、基準電位を0Vとした場合の、電位差に相当する。そのため、電源電位のことを電源電圧と呼ぶこともある。
【0044】
なお、本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してAとBとが概略同一ノードとなる場合を表すものとする。具体的には、TFTのようなスイッチング素子を介してAとBとが接続され、該スイッチング素子の導通によって、AとBとが概略同電位となる場合や、抵抗素子を介してAとBとが接続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動作に影響しない程度となっている場合等、回路動作を考えた場合にAとBとを同一ノードとして捉えて差し支えない状態である場合を表す。
【0045】
次に、図4に、図3で示したシフトレジスタ回路が有するフリップフロップ回路201の一形態を示す。図4に示すフリップフロップ回路201は、論理回路部211と、スイッチ部212と、を有する。論理回路部211は、TFT213乃至TFT218を有する。また、スイッチ部212は、TFT219乃至TFT222を有している。なお論理回路部211とは、外部より入力される信号に応じて後段の回路であるスイッチ部212に出力する信号を切り替えるための回路である。また、スイッチ部212とは、外部及び論理回路部211から入力される信号に応じてスイッチとなるTFTのオンまたはオフの切り替え、当該TFTのサイズ及び構造に応じた電流を出力するための回路である。
【0046】
フリップフロップ回路201において、入力端子INはTFT214のゲート端子、及びTFT217のゲート端子に接続されている。リセット端子は、TFT213のゲート端子に接続されている。クロック端子CLKは、TFT219の第1端子、及びTFT221の第1端子に接続されている。電源電位Vddが供給される電源線は、TFT214の第1端子、並びにTFT216の第2端子に接続されている。電源電位GNDが供給される電源線は、TFT213の第2端子、TFT215の第2端子、TFT217の第2端子、TFT218の第2端子、TFT220の第2端子、及びTFT222の第2端子に接続されている。また、TFT213の第1端子、TFT214の第2端子、TFT215の第1端子、TFT218のゲート端子、TFT219のゲート端子、及びTFT221のゲート端子は互いに接続されている。また、TFT216の第1端子及びゲート端子は、TFT215のゲート端子、TFT217の第1端子、TFT218の第1端子、TFT220のゲート端子、及びTFT222のゲート端子に接続されている。また、ゲート出力端子Goutは、TFT219の第2端子、及びTFT220の第1端子に接続されている。出力信号端子Soutは、TFT221の第2端子、及びTFT222の第1端子に接続されている。
【0047】
なお、ここでは、TFT213乃至TFT222が、すべてN型TFTである場合についての説明を行う。ただし、TFT213乃至TFT222は、P型TFTであってもよい。
【0048】
なお、TFTは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインは、TFTの構造や動作条件等によって入れ替わることがあるため、いずれがソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞれを第1端子、第2端子と表記する。また、この場合に、ゲートとして機能する端子については、ゲート端子と表記する。
【0049】
次に、図4に示したフリップフロップ回路201のレイアウト図の一例を図5及び図6に示す。
【0050】
図5のフリップフロップ回路は、電源電位Vddが供給される電源線231、リセット線232、制御信号線203、制御信号線204、制御信号線205、制御信号線206、制御信号線233、電源電位GNDが供給される電源線234、論理回路部211、及びスイッチ部212を有する。論理回路部211は、TFT213乃至TFT218を有する。また、スイッチ部212は、TFT219乃至TFT222を有している。また、図5では、ゲート出力端子Goutに接続される配線、出力信号端子Soutに接続される配線についても示している。
【0051】
図5中では、半導体層235、第1の配線236、第2の配線237、コンタクトホール239について示している。なお、第1の配線236は、ゲート電極を形成する層により形成し、第2の配線237は、TFTのソース電極またはドレイン電極を形成する層により形成すればよい。
【0052】
なお、図5中の各回路素子間の接続関係は、図4で説明した通りである。なお、図5では、第1のクロック信号が入力されるフリップフロップ回路について示しているため、制御信号線204乃至制御信号線206との接続については図示されていない。
【0053】
次に、図5のTFT216の第1の配線236、第2の配線237の接続方法とは異なる構造について、図6を用いて示す。
【0054】
図6は、図4に示したフリップフロップ回路のレイアウト図(上面図)である。なお、図5と同様の構成に関しては、説明を省く。図6においては、第1の配線236及び第2の配線237を第3の配線238を用いて接続する。なお、第3の配線238は実施の形態4に示す画素部の画素電極と同時に形成される。ただし、これに限定されず、例えば第3の配線238を、画素電極を形成する層とは別の配線として形成してもよい。
【0055】
本実施の形態は、図5のフリップフロップ回路のレイアウト図において、論理回路部211が有するTFT216またはTFT217のしきい値電圧を制御することで、EDMOS回路223を構成することができる。代表的には、TFT216をデプレッション型とし、TFT217をエンハンスメント型としたEDMOS回路223で構成し、スイッチ部212が有するTFT219乃至TFT222をデプレッション型のTFTとすることを特徴の一とする。
【0056】
本実施の形態におけるTFTの断面構造は、ゲート電極、ゲート絶縁層、半導体層、一対のソース領域及びドレイン領域として機能する一対の不純物半導体層、及び一対の配線が積層されている。さらに、デプレッション型のTFT216の半導体層を、ゲート絶縁層側からドナーとなる不純物元素を有する微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層された構造とする。また、エンハンスメント型のTFT217の半導体層を、微結晶半導体層と、非晶質半導体層とが積層された構造とする。デプレッション型のTFT216及びエンハンスメント型のTFT217により、EDMOS回路223を形成することができる。
【0057】
または、デプレッション型のTFT216の半導体層をゲート絶縁層側からドナーとなる不純物元素を有する微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層された構造とする。また、エンハンスメント型のTFT217の半導体層をドナーとなる不純物元素が添加された微結晶半導体層と、非晶質半導体層とが積層された構造とするデプレッション型のTFT216及びエンハンスメント型のTFT217により、EDMOS回路223を形成することができる。
【0058】
このため、表示装置のTFTをnチャネル型TFTまたはpチャネル型TFTのように、一方の極性のTFTのみで形成することができる。
【0059】
また、論理回路部211におけるTFT216は電源電位Vddに応じて電流を流すためのTFTであり、TFT216をデプレッション型のTFTとして、流れる電流を大きくすることにより、性能を低下させることなく、TFTの小型化を図ることができる。
【0060】
また、スイッチ部212を構成するTFTにおいて、TFTを流れる電流量を大きくし、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなくTFTが占める面積を縮小することができる。従って、該TFTにより構成される回路が占める面積を縮小することもできる。
【0061】
なお、図5及び図6に示すフリップフロップ回路のレイアウト図において、TFT213乃至TFT222のチャネル形成領域の形状をU字型(コの字型または馬蹄型)にしてもよい。また、図5及び図6では、各TFTのサイズを等しくしているが、後段の負荷の大きさに応じて出力信号端子Soutまたはゲート出力端子Goutに接続される各TFTの大きさを適宜変更しても良い。
【0062】
次に、図7に示すタイミングチャートを用いて、図3に示すシフトレジスタ回路の動作について説明する。図7は、図3に示した制御信号線202乃至制御信号線206にそれぞれ供給されるスタートパルスSSP、第1のクロック信号CLK1乃至第4のクロック信号CLK4、及び1段目乃至5段目のフリップフロップ回路の出力信号端子Soutから出力されるSout1乃至Sout5について示している。なお、図7の説明では、図3乃至図6において各素子に付した符号を用いる。
【0063】
なお、図7は、フリップフロップ回路が有するTFTのそれぞれが、N型TFTの場合のタイミングチャートである。また第1のクロック信号CLK1及び第4のクロック信号CLK4は図示するように1/4波長(点線にて区分けした一区間)ずつシフトした構成となっている。
【0064】
まず、期間T1において、1段目のフリップフロップ回路には、スタートパルスSSPがHレベルで入力され、論理回路部211はスイッチ部のTFT219及びTFT221をオンし、TFT220及びTFT222をオフにする。このとき、第1のクロック信号CLK1はLレベルであるため、Sout1はLレベルである。
【0065】
なお、期間T1において、2段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。なお、初期状態では、シフトレジスタ回路の各フリップフロップ回路は、Lレベルを出力するものとして説明を行う。
【0066】
次に、期間T2において、1段目のフリップフロップ回路では、期間T1と同様に、論理回路部211がスイッチ部212の制御を行う。期間T2では、第1のクロック信号CLK1はHレベルとなるため、Sout1はHレベルとなる。また、期間T2では、2段目のフリップフロップ回路には、Sout1がHレベルでIN端子に入力され、論理回路部211がスイッチ部のTFT219及びTFT221をオンし、TFT220及びTFT222をオフする。このとき、第2のクロック信号CLK2はLレベルであるため、Sout2はLレベルである。
【0067】
なお、期間T2において、3段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。
【0068】
次に、期間T3において、1段目のフリップフロップ回路では、期間T2の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T3では、第1のクロック信号CLK1はHレベルであり、Sout1はHレベルとなる。また、期間T3において、2段目のフリップフロップ回路では、期間T2と同様に、論理回路部211がスイッチ部212の制御を行う。期間T3では、第2のクロック信号CLK2はHレベルであるため、Sout2はHレベルである。また、期間T3の3段目のフリップフロップ回路には、Sout2がHレベルでIN端子に入力され、論理回路部211がスイッチ部のTFT219及び221をオンし、TFT220及び222をオフにする。このとき、第3のクロック信号CLK3はLレベルであるため、Sout3はLレベルである。
【0069】
なお、期間T3において、4段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。
【0070】
次に、期間T4において、第1のクロック信号CLK1はLレベルであり、Sout1はLレベルとなる。また、期間T4において、2段目のフリップフロップ回路では、期間T3の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T4において、第2のクロック信号CLK2はHレベルであり、Sout2はHレベルとなる。また、期間T4において、3段目のフリップフロップ回路では、期間T3と同様に、論理回路部211がスイッチ部212の制御を行う。期間T4では、第3のクロック信号CLK3はHレベルであるため、Sout3はHレベルである。また、期間T4の4段目のフリップフロップ回路には、Sout3がHレベルでIN端子に入力され、論理回路部211がスイッチ部212のTFT219及びTFT221をオンし、TFT220及びTFT222をオフにする。このとき、第4のクロック信号CLK4はLレベルであるため、Sout4はLレベルである。
【0071】
なお、期間T4において、5段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。
【0072】
次に、期間T5において、1段目のフリップフロップ回路では、期間T4の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T5において、第1のクロック信号CLK1はLレベルであり、Sout1はLレベルとなる。また期間T5において、2段目のフリップフロップ回路では、期間T4と同様に、論理回路部211がスイッチ部212の制御を行う。期間T5では、第2のクロック信号CLK2はLレベルであるため、Sout2はLレベルである。また、期間T5において、3段目のフリップフロップ回路では、期間T4の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T5において、第3のクロック信号CLK3はHレベルであり、Sout3はHレベルとなる。また、期間T5において4段目のフリップフロップ回路には、期間T4と同様に、論理回路部211がスイッチ部212の制御を行う。期間T5では、第4のクロック信号CLK4はHレベルであるため、Sout4はHレベルである。また、5段目以降のフリップフロップ回路は、1段目乃至4段目のフリップフロップ回路と同様の配線関係であり、入力される信号のタイミングも同様であるため、説明は省略する。
【0073】
図3のシフトレジスタ回路で示したように、Sout4は1段目のフリップフロップ回路のリセット信号を兼ねる。期間T5では、Sout4がHレベルとなり、この信号が1段目のフリップフロップ回路のリセット端子RESに入力される。リセット信号が入力されることにより、スイッチ部212のTFT219及びTFT221をオフし、TFT220及びTFT222をオンする。そして、1段目のフリップフロップ回路のSout1は、次のスタートパルスSSPが入力されるまで、Lレベルを出力することになる。
【0074】
以上説明した動作により、2段目以降のフリップフロップ回路でも、後段のフリップフロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Sout1乃至Sout5に示すように、クロック信号の1/4波長分シフトした波形の信号を出力するシフトレジスタ回路とすることができる。
【0075】
また、フリップフロップ回路として、論理回路部211にエンハンスメント型とデプレッション型を組み合わせたEDMOSのTFT、スイッチ部212にデプレッション型のTFTを具備する構成とすることにより、論理回路部211を構成するTFTを流れる電流量を大きくすることができ、性能を低下させることなく、TFTが占める面積、更には該TFTにより構成される回路が占める面積を縮小することができる。また、スイッチ部212を構成するTFTにおいては、TFTを流れる電流量を大きくし、オンとオフの切り替えを高速に行うことができるため、性能を低下させることなくTFTが占める面積、更には該TFTにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。
【0076】
また、実施の形態1に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることができる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、電流量を増幅した信号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいTFT、代表的にはデプレッション型のTFTを設けることで、TFTの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。なお、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、IC等を用いて表示装置に実装することが好ましい。
【0077】
(実施の形態3)
本実施の形態においては、実施の形態1及び実施の形態2に示す表示装置において、論理回路部、スイッチ部、及び画素部の薄膜トランジスタの構造について示す。表示装置に用いる薄膜トランジスタは、p型よりもn型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、n型の薄膜トランジスタについて説明する。
【0078】
図5で説明したレイアウト図における薄膜トランジスタの構造について、図8を用いて説明する。図8では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図5におけるTFT216及びTFT217の断面を説明する。なお、TFT216及びTFT217の断面はそれぞれ、図5中の点線A−B、及びC−Dについて示すものである。
【0079】
なお、本実施の形態における表示装置の画素部及び駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。
【0080】
図8において、TFT216は、基板401上に、ゲート電極403とドナーとなる不純物元素を含む微結晶半導体層427aと、混合領域427bと、非晶質半導体を含む層469と、ゲート電極403及びドナーとなる不純物元素を含む微結晶半導体層427aの間に設けられるゲート絶縁層409と、非晶質半導体を含む層469に接するソース領域及びドレイン領域として機能する一対の不純物半導体層459、460と、一対の不純物半導体層459、460に接する一対の配線451、452とを有する。
【0081】
TFT216において、ゲート絶縁層409に形成されたコンタクトホール422を介してゲート電極403及び配線452が直接接続する。
【0082】
TFT217は、基板401上に、ゲート電極404と、微結晶半導体層428aと、非晶質半導体層470と、ゲート電極404及び微結晶半導体層428aの間に設けられるゲート絶縁層409と、非晶質半導体層470に接するソース領域及びドレイン領域として機能する一対の不純物半導体層461、462と、不純物半導体層461、462に接する一対の配線452、453とを有する。
【0083】
基板401としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板401として、第3世代(550mm×650mm)、第3.5世代(600mm×720mm、または620mm×750mm)、第4世代(680mm×880mm、または730mm×920mm)、第5世代(1100mm×1300mm)、第6世代(1500mm×1850mm)、第7世代(1870mm×2200mm)、第8世代(2200mm×2400mm)、第9世代(2400mm×2800mm、2450mm×3050mm)、第10世代(2950mm×3400mm)等のガラス基板を用いることができる。
【0084】
ゲート電極403、404は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やAgPdCu合金を用いてもよい。
【0085】
例えば、ゲート電極403、404の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した三層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
【0086】
なお、ゲート電極403、404と、基板401との密着性向上及び下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板401と、ゲート電極403、404との間に設けてもよい。
【0087】
ゲート絶縁層409は、CVD法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層409を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタのしきい値電圧の変動を低減することができる。
【0088】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、組成範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、シリコンが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5〜30原子%、窒素が20〜55原子%、シリコンが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【0089】
ドナーとなる不純物元素を含む微結晶半導体層427a、及び微結晶半導体層428aを構成する微結晶半導体とは、非晶質と結晶構造(単結晶、多結晶を含む)を有する半導体である。微結晶半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が2nm以上200nm以下、好ましくは10nm以上80nm以下、より好ましくは、20nm以上50nm以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【0090】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm−1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許4,409,134号で開示されている。
【0091】
また、ドナーとなる不純物元素を含む微結晶半導体層427a、微結晶半導体層428aに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、1×1018atoms/cm3未満とすることで、ドナーとなる不純物元素を含む微結晶半導体層427a、微結晶半導体層428aの結晶性を高めることができるため好ましい。
【0092】
ドナーとなる不純物元素を含む微結晶半導体層427aに含まれるドナーとなる不純物元素としては、キャリアとして電子を供給するドナーとなり得る元素であり、周期表第15族元素であるリン、砒素、アンチモン等である。ドナーとなる不純物元素を含む微結晶半導体層427aに含まれるドナーとなる不純物元素の二次イオン質量分析法によって計測される濃度を、6×1015atoms/cm3以上1×1018atoms/cm3とすることで、ドナーとなる不純物元素を含む微結晶半導体層427aの結晶性を高めることができ、導電性を高めることが可能であるため好ましい。ドナーとなる不純物元素を含む微結晶半導体層427aは、ドナーとなる不純物元素を含むため、ゲート絶縁層とドナーとなる不純物元素が添加された半導体層との界面における抵抗を低減することが可能であり、また、高速動作が可能であり、オン電流の高いTFTを作製することができる。また、ドナーとなる不純物元素を含むため、TFTのしきい値電圧を負とすることができる。
【0093】
非晶質半導体を含む層469は、非晶質構造を有する。さらには、非晶質構造に加え、粒径が1nm以上10nm以下、好ましくは1nm以上5nm以下の結晶粒を含む場合もある。ここでの非晶質半導体を含む層とは、非晶質半導体層470と比較して、CPM(Constant photocurrent method)やフォトルミネッセンス分光測定で測定されるUrbach端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。即ち、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層である。価電子帯のバンド端における準位のテール(裾)の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。
【0094】
なお、非晶質半導体を含む層469の非晶質半導体とは、代表的にはアモルファスシリコンである。
【0095】
また、非晶質半導体を含む層469は、窒素が1×1020atoms/cm3以上1×1021atoms/cm3以下、好ましくは2×1020atoms/cm3以上1×1021atoms/cm3以下含まれることが好ましい。
【0096】
図9に、図8のTFT216のゲート絶縁層409と、ソース領域及びドレイン領域として機能する不純物半導体層459の間の拡大図を示し、混合領域427bについて詳細に示す。
【0097】
図9(A)に示すように、混合領域427bは、ドナーとなる不純物元素を含む微結晶半導体層427a及び非晶質半導体を含む層469の間に設けられる。また、混合領域427bは、微結晶半導体領域429a、及び当該微結晶半導体領域429aの間に充填される非晶質半導体領域429bを有する。具体的には、ドナーとなる不純物元素を含む微結晶半導体層427aの表面から凸状に伸びた錐形状の微結晶半導体領域429aと、非晶質半導体を含む層469と同様の半導体で形成される非晶質半導体領域429bとで形成される。
【0098】
非晶質半導体を含む層469を、欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層で形成することで、薄膜トランジスタのオフ電流を低減することができる。また、混合領域427bにおいて、錐形状の微結晶半導体領域429aを有するため、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向(膜厚方向)における抵抗、即ち、混合領域427bと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【0099】
なお、混合領域427bに含まれる微結晶半導体領域429aは、微結晶半導体と概略同質の半導体であり、且つ窒素を含む。また、混合領域427bに含まれる非晶質半導体領域429bは非晶質半導体を含む層469と概略同質の半導体である。このため、微結晶半導体と、非晶質半導体の界面が、混合領域における微結晶半導体領域429a及び非晶質半導体領域429bの界面に相当するため、微結晶半導体と、非晶質半導体との界面が凹凸状(ジグザク状)であるともいえる。
【0100】
また、図9(B)に示すように、混合領域427bは、ドナーとなる不純物元素を含む微結晶半導体層427a及び不純物半導体層459の間に設けられる構造としてもよい。即ち、混合領域427bと不純物半導体層459との間に、非晶質半導体を含む層469が形成されない構造である。このような場合は、図9(B)に示す構造においては、混合領域427bにおける微結晶半導体領域429aの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合領域427bにおいて、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向(膜厚方向)における抵抗、と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【0101】
また、図9(C)に示すように、非晶質半導体を含む層469及び不純物半導体層459の間に非晶質半導体層427dを有してもよい。非晶質半導体層427dとしては、アモルファスシリコン層がある。非晶質半導体層427dを非晶質半導体を含む層469及び不純物半導体層459の間に設けることにより、TFTのオフ電流を低減することができる。
【0102】
微結晶半導体領域429aは、ゲート絶縁層409から非晶質半導体を含む層469へ向けて、先端が狭まる凸状、針状、または錐形状の微結晶半導体である。なお、ゲート絶縁層409から非晶質半導体を含む層469へ向けて幅が広がる凸状、または錐形状の微結晶半導体であってもよい。
【0103】
混合領域427bにおいては、微結晶半導体領域429aが、ゲート絶縁層409から非晶質半導体を含む層469cへ向けて、先端が狭まる凸状の結晶粒の場合は、ドナーとなる不純物元素を含む微結晶半導体層427a側のほうが、非晶質半導体を含む層469側と比較して、微結晶半導体領域の割合が高い。これは、ドナーとなる不純物元素を含む微結晶半導体層427aの表面から、微結晶半導体領域429aが膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、または原料ガスに窒素を含むガスを含ませつつ、微結晶半導体層の堆積条件よりシランに対する水素の流量を低減すると、微結晶半導体領域429aの結晶粒の成長が抑制され、錐状の結晶粒となるとともに、やがて非晶質半導体が堆積するためである。
【0104】
また、図9(D)に示すように、混合領域427bにおいては、微結晶半導体領域429aが、ゲート絶縁層409から非晶質半導体を含む層469cへ向けて、先端が狭まる凸状の結晶粒の場合は、混合領域427bの堆積初期において、微結晶半導体層427aの全面で結晶成長する場合がある。これは、ドナーとなる不純物元素を含む微結晶半導体層427aを種結晶として、微結晶半導体が成長するためである。この後、微結晶半導体領域429aの結晶成長が抑制され、ゲート絶縁層409から非晶質半導体を含む層469cへ向けて、先端が狭まる凸状の微結晶半導体領域となる。
【0105】
混合領域427bには、NH基を有する場合がある。これは、微結晶半導体領域429aに含まれる結晶粒の界面、微結晶半導体領域429aと非晶質半導体領域429bとの界面において、NH基が、シリコン原子のダングリングボンドと結合すると、キャリアが流れやすくなるためである。このため、窒素の濃度を1×1020cm−3乃至1×1021cm−3とすることで、シリコン原子のダングリングボンドを窒素、好ましくはNH基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、混合領域427bの移動度が上昇することがわかる。即ち、TFTの電界効果移動度が上昇する。
【0106】
また、混合領域427bには、NH2基を有する場合がある。これは、微結晶半導体領域429aに含まれる結晶粒の界面、微結晶半導体領域429aと非晶質半導体領域429bの界面において、NH2基がシリコン原子のダングリングボンドを終端すると欠陥準位が無くなり、TFTのオフ電流が低減する。
【0107】
また、混合領域427bの酸素濃度を低減することにより、結晶粒と非晶質半導体層との界面や、結晶粒同士の界面における欠陥おける、キャリアの移動を阻害する結合を低減することができる。
【0108】
ドナーとなる不純物元素を含む微結晶半導体層427a及び混合領域427bの厚さの合計、即ち、ゲート絶縁層409の界面から、混合領域427bに含まれる微結晶半導体領域の先端の距離は、3nm以上410nm以下、好ましくは20nm以上100nm以下とすることで、TFTのオフ電流を低減できる。
【0109】
図10に、図8のTFT217のゲート絶縁層409と、ソース領域及びドレイン領域として機能する不純物半導体層461の間の拡大図を示し、微結晶半導体層428a及び非晶質半導体層470について詳細に示す。
【0110】
図10(A)に示すように、TFT217においは、微結晶半導体層428a及び非晶質半導体層470の界面が略平坦とすることができる。
【0111】
また、図10(B)に示すように、微結晶半導体層428a及び非晶質半導体層470の界面が凹凸状とすることができる。しかしながら、微結晶半導体層428aの凸部は鈍角であり、凹凸差は小さい。
【0112】
微結晶半導体層428aは、ドナーとなる不純物元素を含む微結晶半導体層427aで形成される微結晶半導体と同様に形成することができる。また、微結晶半導体層428a上に非晶質半導体層470を有することで、TFT217のしきい値電圧は、TFT216のしきい値電圧よりも大きくなるため、TFTのしきい値電圧がドナーとなる不純物元素が含まれていてもよい。
【0113】
非晶質半導体層470は、アモルファスシリコン層で形成される。非晶質半導体層470には、粒径が1nm以上10nm以下、好ましくは1nm以上5nm以下の結晶粒が含まれず、非晶質半導体を含む層469と比較して、秩序性が低い半導体層である。
【0114】
微結晶半導体層428a上に非晶質半導体層470を設けることで、TFT217のしきい値電圧をTFT216のしきい値電圧より大きくすることができる。好ましくは、TFT217のしきい値電圧を正とすることができる。
【0115】
不純物半導体層459〜462は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、pチャネル型薄膜トランジスタを形成する場合は、不純物半導体層459〜462は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合領域427b、非晶質半導体を含む層469、または非晶質半導体層470と、配線451〜453とがオーミックコンタクトをする場合は、不純物半導体層459〜462を形成しなくともよい。
【0116】
また、不純物半導体層459〜462を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、混合領域427b、非晶質半導体を含む層469、または非晶質半導体層470と、不純物半導体層459〜462との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層459〜462と、混合領域427b、非晶質半導体を含む層469、または非晶質半導体層470との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
【0117】
配線451〜453は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金(ゲート電極403、404に用いることができるアルミニウム−ネオジム合金等)により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
【0118】
図8に示すように、TFT216の配線452は、ゲート絶縁層409に形成されたコンタクトホール422を介してTFT216のゲート電極403と直接接続する。直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。ゲート電極403と配線451を他の導電層、例えば透明導電層を介して接続する場合に比べて、コンタクトホールの数を低減できるため、占有面積の縮小を図ることができる。
【0119】
次に、図8のゲート電極403及び配線451の接続方法とは異なる構造について、図6及び図11を用いて示す。
【0120】
図6は、図4に示したフリップフロップ回路のレイアウト図(上面図)である。なお、図8と同様の構成に関しては、説明を省く。図6においては、第1の配線236及び第2の配線237を第3の配線238を用いて接続する。なお、第3の配線238は実施の形態4に示す画素部の画素電極と同時に形成される。
【0121】
図11では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図6におけるTFT216及びTFT217の断面を示して、その作製工程を以下に説明する。なお、TFT216及びTFT217の断面はそれぞれ、図6中の点線A−B、及びC−Dについて示すものである。
【0122】
図11においては、絶縁層479上に絶縁層481が形成される。また、絶縁層479、481に形成されるコンタクトホールと、ゲート絶縁層409、絶縁層479、481に形成されるコンタクトホールにおいて、ゲート電極403及び配線452を接続する配線484が形成される。
【0123】
絶縁層481としては、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、シリコーン樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。また、絶縁層481は、感光性樹脂または非感光性樹脂を適宜用いることができる。なお、絶縁層481は設けなくともよい。
【0124】
配線484は、実施の形態4に示す画素電極486と同時に形成することが可能であるため、フォトマスクを追加せずとも、ゲート電極403及び配線451を接続する配線484を形成することができるため、工程数の削減によりコスト削減が可能である。
【0125】
次に、図8で示した、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路の断面図の作製工程を、図12及び図13を用いて説明する。なお、TFT216及びTFT217の断面はそれぞれ、図5中の点線A−B、及びC−Dについて示すものである。
【0126】
図12(A)に示すように、基板401上にゲート電極403、404を形成する。次に、ゲート電極403、404を覆ってゲート絶縁層409、第1の半導体層410を形成する。
【0127】
ゲート電極403、404は、基板401上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極403、404と、基板401との密着性向上として、上記の金属材料の窒化物層を、基板401と、ゲート電極403、404との間に設けてもよい。ここでは、基板401上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
【0128】
なお、フォトリソグラフィ工程においては、レジストを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストを印刷した後、露光することで、レジストを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。
【0129】
また、ゲート電極403、404の側面は、テーパー形状とすることが好ましい。ゲート電極403、404上には、後の工程で半導体層及び配線を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極403、404の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
【0130】
また、ゲート電極403、404を形成する工程によりゲート配線(走査線)及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極403、404とは別に設けてもよい。
【0131】
ゲート絶縁層409は、CVD法またはスパッタリング法等を用いて形成することができる。ゲート絶縁層105のCVD法による形成工程においてグロー放電プラズマの生成は、3MHzから30MHz、代表的には13.56MHz、27.12MHzの高周波電力、または30MHzより大きく300MHz程度までのVHF帯の高周波電力、代表的には60MHzを印加することで行われる。また、ゲート絶縁層409は、高周波数(1GHz以上)のマイクロ波プラズマCVD装置を用いて形成してもよい。マイクロ波プラズマCVD装置を用いて高い周波数によりゲート絶縁層409を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、HF帯の高周波電力と、VHF帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。
【0132】
また、ゲート絶縁層409として、有機シランガスを用いたCVD法により酸化シリコン層を形成することで、ゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いることができる。
【0133】
第1の半導体層410としては、ドナーとなる不純物元素を含む微結晶シリコン、ドナーとなる不純物元素を含む微結晶シリコンゲルマニウム、ドナーとなる不純物元素を含む微結晶ゲルマニウム等を用いて形成する。第1の半導体層410の厚さは、厚さ3〜100nm、好ましくは5〜50nmと薄くすることで、後に形成される第2の半導体層において、微結晶半導体で形成される複数の針状の凸部の長さを制御し、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
【0134】
第1の半導体層410は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を10〜2000倍、好ましくは10〜200倍に希釈して、ドナーとなる不純物元素を含む微結晶シリコン、ドナーとなる不純物元素を含む微結晶シリコンゲルマニウム、ドナーとなる不純物元素を含む微結晶ゲルマニウム等を形成する。なお、グロー放電プラズマの生成方法は、ゲート絶縁層409の作製方法にあげた生成方法を適宜用いることができる。
【0135】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、SiH4、Si2H6、GeH4、Ge2H6等がある。
【0136】
ドナーとなる不純物元素を含む気体の代表例としては、フォスフィン(PH3)、三フッ化リン(PF3)、アルシン(AsH3)、スチビン(SbH3)等がある。
【0137】
第1の半導体層410の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第1の半導体層410の堆積速度が高まる。また、堆積速度が高まることで、第1の半導体層410に取り込まれる処理室内の不純物量が低減し、第1の半導体層410の結晶性が高まる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、表示装置の生産性を高めることができる。
【0138】
なお、ここでは、第1の半導体層410の原料ガスにドナーとなる不純物元素を含む気体を用いて、第1の半導体層410にドナーとなる不純物元素を添加したが、その代わりに、ゲート絶縁層409の表面にドナーとなる不純物元素を含む気体を曝して、ゲート絶縁層409の表面にドナーとなる不純物元素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして第1の半導体層410を形成してもよい。当該工程により、第1の半導体層410にドナーとなる不純物元素を添加することができる。
【0139】
なお、第1の半導体層410を形成する前に、CVD装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層409及び第1の半導体層410における不純物元素を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
【0140】
次に、図12(B)に示すように、第1の半導体層410上に第2の半導体層411aを形成する。ここでは、第1の半導体層410を種結晶として、部分的に結晶成長させる条件で、混合領域411b、非晶質半導体を含む層411cを有する第2の半導体層411aを形成する。
【0141】
第2の半導体層411aは、プラズマCVD装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等があるが、これに限定されず窒素を有する気体であればよい。
【0142】
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第1の半導体層410と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第1の半導体層410の堆積条件よりも、結晶成長を低減する条件とすることができる。この結果、第2の半導体層411aにおいて、混合領域411b、及び欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層411cを形成することができる。
【0143】
ここでは、微結晶半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が10〜2000倍、好ましくは10〜200倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は0〜5倍である。
【0144】
また、第2の半導体層107の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、堆積速度を高めることができる。
【0145】
第2の半導体層411aの堆積初期においては、第1の半導体層410を種結晶として、第1の半導体層410上全体に窒素を含む微結晶半導体層が堆積される(堆積初期)。この後、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長する(堆積中期)。堆積初期及び堆積中期で混合領域411bが形成される。さらに、錐形状の微結晶半導体領域の結晶成長が抑制され、非晶質半導体を含む層411cが形成される(堆積後期)。
【0146】
このことから、図8〜図11に示すドナーとなる不純物元素を含む微結晶半導体層427aは、図12(A)に示す第1の半導体層410に相当する。
【0147】
また、図8〜図11に示す混合領域427bは、図12(B)に示す第2の半導体層411aの堆積初期に形成される窒素を含む微結晶半導体層、堆積中期に形成される錐状の微結晶半導体領域及びその間を充填する非晶質半導体領域を有する層、即ち、混合領域411bに相当する。
【0148】
また、図8〜図11に示す非晶質半導体を含む層469は、図12(B)に示す第2の半導体層411aの堆積後期に形成される非晶質半導体を含む層411cに相当する。
【0149】
非晶質半導体を含む層411cは、図8に示す非晶質半導体を含む層469と同様の半導体層であり、欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層で形成される半導体層であるため、アモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を低減することができる。
【0150】
次に、図12(B)に示すように、第2の半導体層411上に、不純物半導体層417を形成する。
【0151】
不純物半導体層417は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン(水素希釈またはシラン希釈)とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウムリンが添加された微結晶ゲルマニウム等を形成する。
【0152】
次に、不純物半導体層417上に、フォトリソグラフィ工程によりレジストマスク416を形成する。レジストマスク416は、後のTFT216となる領域に形成する。
【0153】
次に、レジストマスク416を用いて、第2の半導体層411、不純物半導体層417を素子毎に分離して、第2の半導体層427(ドナーとなる不純物元素を含む微結晶半導体層427a、混合領域427b、及び非晶質半導体を含む層427cの積層体)、及び不純物半導体層423を形成する。この後、レジストマスク416を除去する。
【0154】
次に、図12(D)に示すように、第3の半導体層412a、第4の半導体層412c、及び不純物半導体層418を形成し、不純物半導体層418上にレジストマスク420を形成する。
【0155】
第3の半導体層412aとして、ドナーとなる不純物元素を含む微結晶半導体層を形成する場合は、第1の半導体層412aと同様に形成することができる。
【0156】
第3の半導体層412aとして、ドナーとなる不純物元素を含まない微結晶半導体層を形成する場合は、第1の半導体層412aの原料ガスから、ドナーとなる不純物元素を含む気体を除いて微結晶半導体層を形成すればよい。
【0157】
第4の半導体層412cは、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を0〜10倍、好ましくは1〜5倍に希釈して非晶質半導体層を形成することができる。
【0158】
また、不純物半導体層418は、不純物半導体層417と同様に形成することができる。
【0159】
レジストマスク420は、後のTFT217及び画素部101のTFT472となる領域に形成する。
【0160】
次に、レジストマスク420を用いて、第3の半導体層412a及び第4の半導体層412c、及び不純物半導体層418をエッチングする。この工程により、第3の半導体層412a及び第4の半導体層412c、及び不純物半導体層418を素子毎に分離し、微結晶半導体層428a及び非晶質半導体層428c、及び不純物半導体層424を形成する。なお、当該エッチングにおいて、不純物半導体層423もエッチングされるため、膜厚が薄くなった不純物半導体層425が形成される。これは、第3の半導体層412a及び第4の半導体層412c、及び不純物半導体層418を十分にエッチングして、エッチング残渣を残さないため、第3の半導体層412aのエッチングが終わった後も、オーバーエッチングする。この結果、当該オーバーエッチングにおいて、不純物半導体層423もエッチングされるためである。この後、レジストマスク420を除去する。
【0161】
次に、フォトリソグラフィ工程によりゲート絶縁層409上にレジストマスクを形成した後、当該レジストマスクを用いて、ゲート絶縁層にコンタクトホール422を形成する。(図13(A)を参照)。
【0162】
なお、コンタクトホール422は、図12に示す第1の半導体層410を形成する前に、形成してもよい。
【0163】
次に、導電層419を形成する(図13(B)を参照)。
【0164】
導電層419は、図8に示す配線451〜453と同様の材料を適宜用いることができる。導電層419は、CVD法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層319は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
【0165】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて導電層419をエッチングし、配線451〜453を形成する。導電層419のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層419が等方的にエッチングされる。その結果、配線451〜453はレジストマスクよりも内側に後退する。配線451〜453は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
【0166】
次に、レジストマスクを用いて、不純物半導体層424、425、非晶質半導体を含む層427c、非晶質半導体層428cのそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、電界緩和バッファ層として機能する非晶質半導体を含む層469、非晶質半導体層470、不純物半導体層459〜462が形成される。この後、レジストマスクを除去する。
【0167】
なお、ここでは、導電層419をウエットエッチングした後、レジストマスクを残したまま、非晶質半導体を含む層427c、非晶質半導体層428c、不純物半導体層424、425のそれぞれ一部をドライエッチングしたため、導電層419が等方的にエッチングされ、配線451〜453の側面と、ソース領域及びドレイン領域として機能する不純物半導体層459〜462の側面は一致せず、配線451〜453の側面の外側に、不純物半導体層459〜462の側面が形成される形状となる。しかしながら、導電層419をウエットエッチングした後、レジストマスクを除去し、配線451〜453をマスクとして、非晶質半導体を含む層427c、非晶質半導体層428c、不純物半導体層424、425のそれぞれ一部をドライエッチングすると、配線451〜453及び不純物半導体層459〜462の端部が略一致する構造となる。
【0168】
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む層469、非晶質半導体層470にダメージが入らず、且つ非晶質半導体を含む層469、非晶質半導体層470に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層469、非晶質半導体層470表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層469、非晶質半導体層470の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、Cl2、CF4、またはN2等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)方式、容量結合型プラズマ(CCP:Capacitively Coupled Plasma)方式、電子サイクロトン共鳴プラズマ(ECR:Electron Cyclotron Resonance)方式、反応性イオンエッチング(RIE:Reactive Ion Etching)方式等を用いることができる。
【0169】
次に、非晶質半導体を含む層469、非晶質半導体層470の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【0170】
水プラズマ処理は、反応空間に水蒸気(H2O蒸気)に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。
【0171】
上記したように、非晶質半導体を含む層469、非晶質半導体層470を形成した後に、非晶質半導体を含む層469、非晶質半導体層470にダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層469、非晶質半導体層470上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【0172】
次に、絶縁層479を形成する(図13(C)参照)。
【0173】
絶縁層479は、ゲート絶縁層409と同様に形成することができる。
【0174】
以上の工程により、薄膜トランジスタを作製することができる。また、TFT216及びTFT217で構成されるEDMOS回路を形成することができる。なお、図13(C)のA−B、C−Dの断面図は、図5で示す駆動回路の平面図におけるA−B、C−D相当する。
【0175】
次に、図11に示す駆動回路の作製工程を図12及び図14を用いて説明する。図11に示す駆動回路は、図8に示す駆動回路と比較して、ゲート電極403及び配線451が直接接せず、配線を介して電気的に接続する点が異なる。
【0176】
図12(A)乃至図13(A)を経て、ゲート絶縁層409上に第2の半導体層427、428、不純物半導体層424、425を形成した後、導電層419を形成する。なお、ここでは、導電層419を形成する前に、ゲート電極403を露出するコンタクトホールは、ゲート絶縁層109に形成しない。
【0177】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電層419をエッチングして、配線451〜453を形成する。次に、不純物半導体層424、425、及び非晶質半導体を含む層427c、非晶質半導体層428cの一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層459〜462、電界緩和バッファ層として機能する非晶質半導体を含む層469、非晶質半導体層470を形成する(図14(A)参照)。
【0178】
次に、絶縁層479を形成した後、絶縁層481を形成する。絶縁層481は平坦化層として機能するため、設けることが好ましいが、必須ではない。
【0179】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層481及び絶縁層479をエッチングして、コンタクトホールを形成する。次に、ゲート電極403及び配線452を接続する配線484を形成する。配線484は、実施の形態4で示す画素部の画素電極と同時に形成することが可能であるため、フォトマスク枚数を増やさずとも、ゲート電極403及び配線452を接続する配線484を形成することができる。なお、絶縁層481に感光性樹脂を用いた場合は、レジストマスクを用いず、絶縁層481を露光し現像して、絶縁層481の開口部を形成することができる。また、当該開口部を有する絶縁層481をマスクとして、絶縁層479、ゲート絶縁層409をエッチングして、コンタクトホールを形成することができる。
【0180】
以上の工程により、薄膜トランジスタを作製することができる。また、TFT216及びTFT217で構成されるEDMOS回路を形成することができる。なお、図14(B)のA−B、C−Dの断面図は、図6で示す駆動回路の平面図におけるA−B、C−D相当する。
【0181】
なお、ここでは、論理回路を構成するTFT216、TFT217の構造及び作製方法を示したが、実施の形態1及び2で示すスイッチ部またはバッファ部を構成するTFTをデプレッション型のTFT216と同様の構造とし、TFT216と同時に作製することで、オン電流が大きいTFTを設けることが可能であり、TFTの面積を縮小することが可能である。この結果、信号線駆動回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化を図ることができる。
【0182】
本実施の形態で示す、微結晶半導体をチャネル形成領域に用いる薄膜トランジスタは、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、電界効果移動度及びオン電流が高く、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、表示装置の狭額縁化が可能である。
【0183】
(実施の形態4)
本実施の形態では、駆動回路を含む表示装置における画素部の作製工程について、図15乃至図18を用いて説明する。
【0184】
はじめに、図18に示す画素の上面構造を有する表示装置の素子基板の作製方法について、図15乃至図17を用いて示す。
【0185】
まず、基板401上にゲート電極405、及び容量配線407を形成する(図15(A)を参照)。
【0186】
ゲート電極405及び容量配線407は、実施の形態3に示すゲート電極403、404に示す材料及び作製方法を適宜用いて形成する。なお、ゲート電極405及び容量配線407と、基板401との密着性向上として、上記の金属材料の窒化物層を、基板401と、ゲート電極405及び容量配線407との間に設けてもよい。ここでは、基板401上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
【0187】
なお、ゲート電極405及び容量配線407の側面は、テーパー形状とすることが好ましい。ゲート電極405上には、後の工程で半導体層及び配線を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極405、及び容量配線407の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
【0188】
また、ゲート電極405をゲート配線(走査線)と兼ねて形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極405とは別に設けてもよい。
【0189】
次に、ゲート電極405を覆ってゲート絶縁層409、第3の半導体層412aを形成する。
【0190】
次に、図15(B)に示すように、第3の半導体層412a上に、第4の半導体層412cを形成する。第4の半導体層412c上に、不純物半導体層418を形成する。
【0191】
不純物半導体層418としては、実施の形態3に示す不純物半導体層417と同様に形成することができる。
【0192】
次に、第2のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、第3の半導体層412a、第4の半導体層412c、及び不純物半導体層418をエッチングして、微結晶半導体層430a、非晶質半導体層430c、及び不純物半導体層431を形成する。その後、レジストマスクを除去する(図15(C)を参照)。
【0193】
次に、第2の半導体層430及び不純物半導体層418を覆う導電層419を形成する(図16(A)を参照)。
【0194】
次に、第3のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、導電層419をエッチングして、配線454、455を形成する。なお、配線455は容量電極としても機能する(図16(B)を参照)。
【0195】
なお、ここでは図示しないが、図13(B)に示すように、導電層419を形成する前に、ゲート絶縁層409にコンタクトホール422を形成した場合、上述した工程と同じ工程を経て実施の形態2及び実施の形態3に示す駆動回路のTFT216のソース配線あるいはドレイン配線とゲート電極が直接接続される。
【0196】
次に、レジストマスクを用いて、不純物半導体層431の一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、ソース領域及びドレイン領域として機能する不純物半導体層463、464が形成される。なお、当該工程において、非晶質半導体層430cの一部もエッチングされる。一部エッチングされた非晶質半導体層430cを非晶質半導体層471と示す(図16(B)参照)。
【0197】
以上の工程により、薄膜トランジスタ472、及び容量素子473を作製することができる。
【0198】
本実施の形態に係る薄膜トランジスタは、液晶表示装置、発光表示装置、及び電子ペーパーに代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層479及び絶縁層481を形成する(図17(A)参照)。
【0199】
次に、配線455に達するように、絶縁層479にコンタクトホール485を形成する。このコンタクトホール485は、第4のフォトマスクを用いたフォトリソグラフィ法により形成したレジストマスクを用いて、絶縁層479及び絶縁層481それぞれの一部をエッチングすることで形成できる。その後、当該コンタクトホール485を介して配線455に接続される画素電極486を設ける。このときの図17(B)の平面図を図18に示す。
【0200】
画素電極486は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
【0201】
画素電極486は、配線454、455等と同様に、フォトリソグラフィ法を用いて形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
【0202】
また、画素電極486は、透光性を有する導電性高分子(導電性ポリマーともいう。)を含む導電性組成物を用いて形成することができる。画素電極486は、シート抵抗が10000Ω/□以下であって、且つ波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
【0203】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの2種以上の共重合体等が挙げられる。
【0204】
この後、VA(Vertical Alignment)方式の液晶表示装置においては、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式(いわゆるMVA方式)の場合、画素電極486上に所定の形状を有する突起物を形成することが好ましい。突起物は、絶縁層で形成する。
【0205】
画素電極上に突起物が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。
【0206】
また、画素電極上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。
【0207】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ表示装置に用いることが可能な素子基板を作製することができる。
【0208】
以上の工程により、表示装置の画素におけるスイッチング用の薄膜トランジスタを作製することができる。
【0209】
ここで示す薄膜トランジスタは、リーク電流を低減する構造であるため、当該素子基板を表示装置に用いることで、コントラストが高く、画質の高い表示装置を作製することができる。
【0210】
本実施の形態により、薄膜トランジスタ及び容量素子を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することにより、アクティブマトリクス型の表示装置を作製するための一方の基板とする素子基板を作製することができる。
【0211】
アクティブマトリクス型の液晶表示装置を作製する場合には、素子基板と、対向電極が設けられた対向基板との間に液晶層を設け、素子基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極を素子基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばGND、0Vなどに設定するための端子である。
【0212】
また、図18に示す画素構成に限定されず、容量配線を設けず、画素電極と、隣り合う画素のゲート配線とを絶縁膜及びゲート絶縁層を介して重ねて、容量素子を形成してもよい。この場合、容量配線を省略することができ、画素における開口率を高めることができる。
【0213】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【0214】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【0215】
また、垂直同期周期数を1.5倍、好ましくは2倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。
【0216】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【0217】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
【0218】
また、素子基板上に発光素子を設けることにより、発光表示装置や、発光装置を作製することができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0219】
なお、発光表示装置を作製する場合、有機発光素子の一方の電極(カソードとも呼ぶ)は、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電位、例えばGND、0Vなどに設定するための端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する端子を設ける。
【0220】
また、素子基板と、電極が形成された対向基板の間に、白と黒に塗り分けられた球形粒子、または、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを挟持することで、電子ペーパーを作製することができる。
【0221】
本実施の形態で得られる表示装置の画素を構成する薄膜トランジスタは、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を持続することができる。また、本実施の形態に示す薄膜トランジスタは、オフ電流を低減しつつ、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、オン電流及び電界効果移動度を高めることが可能であり、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、本実施の形態で示す素子基板を用いた液晶表示装置、発光表示装置、電子ペーパー等の表示装置は、画質が良好(例えば、高コントラスト)であり、消費電力が低く、狭額縁化された表示装置を作製することができる。
【0222】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0223】
(実施の形態5)
本実施の形態では、本発明の一形態である表示装置に設けられる保護回路について図面を参照して説明する。実施の形態1の図2における保護回路134〜136に用いられる保護回路の具体的な回路構成の例について、図19を参照して説明する。以下の説明ではn型トランジスタを設ける場合についてのみ説明するが、本実施の形態はこれに限定されない。
【0224】
図19(A)に示す保護回路は、複数の薄膜トランジスタを用いた保護ダイオード501〜504を有する。保護ダイオード501は、直列に接続されたn型薄膜トランジスタ501a及びn型薄膜トランジスタ501bを有している。n型薄膜トランジスタ501aのソース電極及びドレイン電極の一方は、n型薄膜トランジスタ501a及びn型薄膜トランジスタ501bのゲート電極と接続され、且つ電位Vssに保たれている。n型薄膜トランジスタ501aのソース電極及びドレイン電極の他方は、n型薄膜トランジスタ501bのソース電極及びドレイン電極の一方に接続されている。n型薄膜トランジスタ501bのソース電極及びドレイン電極の他方は保護ダイオード502に接続されている。そして、他の保護ダイオード502〜504も保護ダイオード501と同様に、それぞれ直列に接続された複数の薄膜トランジスタを有し、且つ直列に接続された複数の薄膜トランジスタの一端は、複数の薄膜トランジスタのゲート電極と接続されている。
【0225】
なお、本実施の形態において、保護ダイオード501〜504のそれぞれが有する薄膜トランジスタの数及び極性は、図19(A)に示す構成に限定されない。例えば、保護ダイオード501は、直列に接続された三つの薄膜トランジスタにより構成されていてもよい。
【0226】
そして、保護ダイオード501〜504は順に直列に接続されており、且つ保護ダイオード502と保護ダイオード503の間は、配線505に接続されている。なお、配線505は、保護対象となる半導体素子に電気的に接続されているものである。なお、配線505と接続する配線は、保護ダイオード502と保護ダイオード503との間の配線に限定されない。即ち、配線505は、保護ダイオード501と保護ダイオード502との間に接続されていてもよいし、保護ダイオード503と保護ダイオード504との間に接続されていてもよい。
【0227】
保護ダイオード504の一端は電源電位Vddに保たれている。また、保護ダイオード501〜504のそれぞれは、逆方向バイアスの電圧がかかるように接続されている。
【0228】
なお、図19(A)に示す保護回路は、図19(B)に示すように、保護ダイオード501、502を保護ダイオード506に置換え、保護ダイオード503、504を保護ダイオード507に構成に置き換えることも可能である。
【0229】
図19(C)に示す保護回路は、保護ダイオード510、保護ダイオード511、容量素子512、容量素子513及び抵抗素子514を有する。抵抗素子514は2端子の抵抗であり、その一端には配線515から電位Vinが供給され、他端には電位Vssが供給される。抵抗素子514は、電位Vinが供給されなくなったときに配線515の電位をVssにするために設けられており、その抵抗値は配線515の配線抵抗よりも十分に大きくなるように設定する。保護ダイオード510及び保護ダイオード511は、ダイオード接続されたn型薄膜トランジスタを用いている。
【0230】
なお、図19(C)に示す保護ダイオードは、更に複数の薄膜トランジスタを直列に接続したものであってもよい。
【0231】
図19(D)に示す保護回路は、保護ダイオード510及び保護ダイオード511を、それぞれ2つのn型薄膜トランジスタで代用したものである。
【0232】
なお、図19(C)及び図19(D)に示す保護回路は、保護ダイオードとしてダイオード接続されたn型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。
【0233】
また、図19(E)に示す保護回路は、保護ダイオード520〜527と、抵抗素子528と、を有する。抵抗素子528は配線529Aと配線529Bの間に直列に接続されている。保護ダイオード520〜527のそれぞれは、ダイオード接続されたn型薄膜トランジスタを用いている。
【0234】
保護ダイオード520と保護ダイオード521は直列に接続されており、一端は電位Vssに保持され、他端は電位Vinの配線529Aに接続されている。保護ダイオード522と保護ダイオード523は直列に接続されており、一端は電位Vddに保持され、他端は電位Vinの配線529Aに接続されている。保護ダイオード524と保護ダイオード525は直列に接続されており、一端は電位Vssに保持され、他端は電位Voutの配線529Bに接続されている。保護ダイオード526と保護ダイオード527は直列に接続されており、一端は電位Vddに保持され、他端は電位Voutの配線529Bに接続されている。
【0235】
また、図19(F)に示す保護回路は、抵抗素子530と、抵抗素子531と、保護ダイオード532と、を有する。図19(F)では、保護ダイオード532としてダイオード接続されたn型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。ダイオード接続された複数の薄膜トランジスタを用いてもよい。抵抗素子530と、抵抗素子531と、保護ダイオード532とは、配線533に直列に接続されている。
【0236】
抵抗素子530及び抵抗素子531によって、配線533の電位の急激な変動を緩和し、半導体素子の劣化または破壊を防止することができる。また、保護ダイオード532によって、電位の変動により配線533に逆方向バイアスの電流が流れることを防止することができる。
【0237】
なお、抵抗素子のみを配線に直列に接続する場合には、配線の電位の急激な変動を緩和し、半導体素子が劣化し、または破壊されることを防止できる。また、保護ダイオードのみを配線に直列に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐことができる。
【0238】
ここで、図19に示す保護回路が動作する場合について考える。このとき、保護ダイオード501、502、506、511、520、521、524、525のソース電極及びドレイン電極において、電位Vssに保持される側がドレイン電極である。また他方はソース電極となる。保護ダイオード503、504、507、510、522、523、526、527のソース電極及びドレイン電極において、電位Vddに保持される側をソース電極とし、他方がドレイン電極となる。また、保護ダイオードを構成する薄膜トランジスタのしきい値電圧をVthと示す。
【0239】
また、保護ダイオード501、502、506、511、520、521、524、525は電位Vinが電位Vssより高いときに逆バイアスの電圧がかかり、電流が流れにくい。一方、保護ダイオード503、504、507、510、522、523、526、527は、電位Vinが電位Vddより低いときに逆方向バイアスの電圧がかかり、電流が流れにくい。
【0240】
ここでは、電位Voutが概ね電位Vssと電位Vddの間となるように設けられた保護回路の動作について説明する。
【0241】
まず、電位Vinが電位Vddよりも高い場合を考える。電位Vinが電位Vddよりも高い場合、保護ダイオード503、504、507、510、522、523、526、527のゲート電極とソース電極間の電位差Vgs=Vin−Vdd>Vthのときに、当該n型薄膜トランジスタはオンする。ここでは、Vinが異常に高い場合を想定しているため、当該n型薄膜トランジスタはオンする。このとき、保護ダイオード501、502、506、511、520、521、524、525が有するn型薄膜トランジスタは、オフする。そうすると、保護ダイオード503、504、507、510、522、523、526、527を介して、配線505、508、515、529A、529Bの電位がVddとなる。従って、ノイズ等により電位Vinが電位Vddよりも異常に高くなったとしても、配線505、508、515、529A、529Bの電位は、電位Vddよりも高くなることはない。
【0242】
一方で、電位Vinが電位Vssよりも低い場合には、保護ダイオード501、502、506、511、520、521、524、525のゲート電極とソース電極間の電位差Vgs=Vss−Vin>Vthのときに、当該n型薄膜トランジスタはオンする。ここでは、Vinが異常に低い場合を想定しているため、n型薄膜トランジスタはオンする。このとき、保護ダイオード503、504、507、510、522、523、526、527が有するn型薄膜トランジスタはオフする。そうすると、保護ダイオード501、502、506、511、520、521、524、525を介して、配線505、508、515、529A、529Bの電位がVssとなる。従って、ノイズ等により、電位Vinが電位Vssより異常に低くなったとしても、配線505、508、515、529A、529Bの電位は、電位Vssよりも低くなることはない。さらに、容量素子512、513は、入力電位Vinが有するパルス状のノイズを鈍らせ、ノイズによる電位の急峻な変化を緩和する働きをする。
【0243】
なお、電位Vinが、Vss−VthからVdd+Vthの間の場合には、すべての保護ダイオードが有するn型薄膜トランジスタがオフとなり、電位Vinが電位Voutとして出力される。
【0244】
以上説明したように保護回路を配置することで、配線505、508、515、529A、529Bの電位は、概ね電位Vssと電位Vddの間に保たれることになる。従って、配線505、508、515、529A、529Bがこの範囲から大きく外れる電位となることを防止することができる。つまり、配線505、508、515、529A、529Bが異常に高い電位または異常に低い電位となることを防止し、当該保護回路の後段の回路が破壊されまたは劣化することを防止し、後段の回路を保護することができる。
【0245】
さらに、図19(C)に示すように、入力端子に抵抗素子514を有する保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定(ここでは電位Vss)とすることができる。つまり信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子514の抵抗値が配線抵抗に対して十分に大きいので、信号の入力時に、配線に与えられる信号が電位Vssまで降下することを防止することができる。
【0246】
以上説明したように保護回路を配置することで、配線515の電位は、電位Vssと電位Vddの間に概ね保たれることになる。従って、配線515がこの範囲から大きくはずれた電位となることを防止することができ、当該保護回路の後段の回路(入力部がVoutに電気的に接続された回路)を破壊または劣化から保護することができる。さらに、入力端子に保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定(ここでは電位Vss)に保つことができる。つまり、信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子514の抵抗値が十分に大きいので、信号の入力時には、配線515に与えられる信号の電位の低下を防止できる。
【0247】
なお、本実施の形態に用いられる保護回路は図19に示す構成に限定されるものではなく、同様の働きをする回路構成であれば、適宜設計変更が可能である。
【0248】
また、本実施の形態の保護回路が有する保護ダイオードとしては、ダイオード接続された薄膜トランジスタを用いることができる。保護回路に上記実施の形態に示す薄膜トランジスタを用いることで、保護回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化を図ることができる。
【0249】
(実施の形態6)
本実施の形態では、本発明の一形態である表示装置の端子部について、図20を参照して説明する。
【0250】
図20(A1)、図20(A2)は、素子基板におけるゲート配線端子部の上面図及び断面図をそれぞれ示している。図20(A1)は図20(A2)中のX1−X2線に沿った断面図に相当する。図20(A1)において、絶縁層544上に形成される透明導電層545は、入力端子として機能する端子電極である。また、図20(A1)において、端子部では、ゲート配線と同じ材料で形成される第1の端子540と、ソース配線と同じ材料で形成される接続電極543とがゲート絶縁層409を介して重なり、これらは透明導電層545を介して(少なくとも電気的に)接続されている。
【0251】
また、図20(B1)、及び図20(B2)は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図20(B1)は図21(B2)中のY1−Y2線に沿った断面図に相当する。図20(B1)において、絶縁層544上に形成される透明導電層545は、入力端子として機能する端子電極である。また、図20(B1)において、端子部では、ゲート配線と同じ材料で形成される電極547が、ソース配線と(少なくとも電気的に)接続される第2の端子541の下方にゲート絶縁層409を介して重なる。電極547は第2の端子541とは電気的に接続しておらず、電極547を第2の端子541と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第2の端子541は、透明導電層545と電気的に接続している。
【0252】
ゲート配線、ソース配線、及び容量配線は、画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第2の端子、容量配線と同電位の第3の端子等が複数並べられて配置されている。それぞれの端子は、任意の数で設ければ良いものとし、実施者が適宣決定すれば良い。
【0253】
本実施の形態にて説明した端子部とFPC端子部は、異方性導電ペースト等を介して接続される。これにより、外部からの信号及び電力の供給が可能になる。
【0254】
(実施の形態7)
次に、上記実施の形態にて説明した液晶表示装置及び発光表示装置に搭載する表示パネルまたは発光パネルの一形態について、図面(断面図)を参照して説明する。
【0255】
本発明の一態様である液晶表示装置及び発光装置の外観について、図21及び図22を参照して説明する。図21(A)は、第1の基板601上に形成された微結晶半導体層を有する薄膜トランジスタ610及び液晶素子613を、第2の基板606との間にシール材605によって封止した、液晶表示パネルの上面図を示す。図21(B)は、図21(A)のK−Lにおける断面図に相当する。
【0256】
液晶表示装置は、各画素に液晶素子を有する。液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界(横方向の電界、縦方向の電界または斜め方向の電界を含む)によって制御される。なお、液晶素子とその駆動モードとしては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、ライオトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶(PDLC)、バナナ型液晶、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)、ASV(Advanced Super View)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、ゲストホストモード等を用いることができる。ただし、これに限定されず、液晶素子として様々なものを用いることができる。
【0257】
液晶層は、配向膜を用いないブルー相を示す液晶を用いて形成してもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、狭い温度範囲でしか発現しないため、温度範囲を改善するために、5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層に適用する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μs〜100μsと短く、光学的に等方性であるため配向処理が不要であり、視野角依存性が小さい。
【0258】
第1の基板601上に設けられた画素部602及び走査線駆動回路604を囲んで、シール材605が設けられている。また、画素部602及び走査線駆動回路604の上に第2の基板606が設けられている。よって画素部602及び走査線駆動回路604は、第1の基板601とシール材605と第2の基板606とによって、液晶層608と共に封止されている。また、第1の基板601上のシール材605によって囲まれている領域内には信号線駆動回路603が設けられている。なお、信号線駆動回路603は、別途用意された基板上に多結晶半導体層を有する薄膜トランジスタにより設けられたものであってもよい。なお、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせてもよい。
【0259】
第1の基板601上に設けられた画素部602は、複数の薄膜トランジスタを有しており、図21(B)には、画素部602に含まれる薄膜トランジスタ610を例示している。また、走査線駆動回路604も、複数の薄膜トランジスタを有しており、図21(B)では、信号線駆動回路603に含まれる薄膜トランジスタ609を例示している。薄膜トランジスタ610は微結晶半導体層を用いた薄膜トランジスタに相当する。
【0260】
また、液晶素子613が有する画素電極612は、薄膜トランジスタ610と配線618を介して電気的に接続されている。さらに、配線618は引き回し配線614と電気的に接続されている。そして、液晶素子613の対向電極617は第2の基板606上に設けられている。画素電極612と対向電極617と液晶層608が重なっている部分が、液晶素子613に相当する。
【0261】
なお、第1の基板601及び第2の基板606の材料としては、ガラス、金属(代表的にはステンレス)、セラミックスまたはプラスチック等を用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルム、ポリエステルフィルム、またはアクリル樹脂フィルム等を用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
【0262】
また、スペーサ611はビーズスペーサであり、画素電極612と対向電極617との間の距離(セルギャップ)を一定に制御するために設けられている。なお、スペーサ611のビーズスペーサに代えて、絶縁層を選択的にエッチングすることで得られるスペーサ(ポストスペーサ)を用いていてもよい。
【0263】
また、信号線駆動回路603と、走査線駆動回路604及び画素部602に与えられる各種の信号(電位)は、FPC607(Flexible Printed Circuit)から引き回し配線614を介して供給される。
【0264】
本実施の形態では、接続端子616が、液晶素子613が有する画素電極612と同じ導電層から形成されている。また、引き回し配線614は、配線618と同じ導電層で形成されている。
【0265】
接続端子616とFPC607が有する端子は、異方性導電層619を介して電気的に接続されている。
【0266】
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜及び偏光板を有し、更にカラーフィルタや遮光層等を有していてもよい。
【0267】
また、発光素子の射出面に偏光板、円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)またはカラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。
【0268】
図22は、本発明の一態様である発光装置の一例を示す。図22は、図21と異なる部分についてのみ符号を付している。発光装置としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0269】
有機EL素子は、発光素子に電圧を印加することにより、キャリア(電子及び正孔)が一対の電極からそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらのキャリア(電子及び正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、そのキャリアが励起状態から基底状態に戻る際に発光する。このような発光素子は、そのメカニズムから、電流励起型の発光素子と呼ばれる。
【0270】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有し、発光メカニズムはドナー準位とアクセプタ準位を利用するドナー−アクセプタ再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを一対の電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【0271】
なお、ここでは、発光素子として有機EL素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、上記の実施の形態にて説明した作製方法を適用した薄膜トランジスタを用いて説明する。
【0272】
まず、基板上に薄膜トランジスタ621、622を形成する。薄膜トランジスタ621、622上には保護層として機能する絶縁層を形成する。該絶縁層は、無機材料により形成される絶縁層623と有機材料により形成される絶縁層624を積層して形成するとよく、有機材料により形成される絶縁層により上面を平坦化するとよい。ここで、無機材料としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いるとよい。有機材料としては、アクリル、ポリイミド若しくはポリアミド等の有機樹脂またはシロキサンを用いるとよい。
【0273】
有機材料により形成される絶縁層624上には、導電層を設ける。この導電層を第1の導電層625とする。第1の導電層は、画素電極として機能する。画素の薄膜トランジスタがn型薄膜トランジスタの場合には、画素電極として陰極を形成することが好ましいが、p型薄膜トランジスタの場合には、陽極を形成することが好ましい。画素電極として陰極を形成する場合には、仕事関数が小さい材料、例えば、Ca、Al、MgAg、AlLi等を用いればよい。
【0274】
次に、第1の導電層625の側面(端部)及び有機材料により形成される絶縁層624上に隔壁626を形成する。隔壁626は開口部を有し、該開口部において第1の導電層625が露出されている。該隔壁626は、有機樹脂層、無機絶縁層または有機ポリシロキサンを用いて形成する。特に好ましくは、感光性の材料を用いて隔壁を形成し、第1の導電層625上の隔壁626を露光して開口部を形成することで、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0275】
次に、隔壁626の開口部において第1の導電層625と接するように、発光層627を形成する。発光層627は、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。
【0276】
そして、発光層627を覆うように、第2の導電層628を形成する。第2の導電層628は共通電極と呼ばれる。陰極材料により第1の導電層625を形成する場合には、陽極材料により第2の導電層628を形成する。第2の導電層628は、透光性を有する導電性材料を用いた透光性導電層で形成することができる。第2の導電層628として、窒化チタン層またはチタン層を用いてもよい。ここでは、第2の導電層628としてインジウム錫酸化物(ITO)を用いる。隔壁の開口部において、第1の導電層625と発光層627と第2の導電層628が重なり合うことで、発光素子630が形成される。この後、発光素子630に酸素、水素、水分または二酸化炭素等が侵入しないように、隔壁626及び第2の導電層628上に保護層を形成することが好ましい。保護層としては、窒化シリコン層、窒化酸化シリコン層及びDLC層等を用いることができる。更に好ましくは、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(紫外線硬化樹脂フィルム等)またはカバー材により更なるパッケージング(封入)をする。
【0277】
発光素子630は、発光を取り出すために、少なくとも陽極または陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ621、622及び発光素子630を形成し、基板とは逆側の面から発光を取り出す上面射出構造、基板側の面から発光を取り出す下面射出構造、及び基板側及び基板とは反対側の面の双方から発光を取り出す両面射出構造の発光素子がある。本発明の一態様である発光装置では、上記の射出構造のいずれも適用することができる。
【0278】
なお、上面射出構造の発光素子630では、陰極上に発光層及び陽極が順に積層されている。陰極は仕事関数が小さく、且つ光を反射する導電性材料(例えば、Ca、Al、MgAg、AlLi等)により形成すればよい。そして、発光層は複数の層で構成されている場合には、例えば、陰極上に、電子注入層、電子輸送層、発光層、ホール輸送層またはホール注入層の順に積層して形成する。なお、これらの層を全て設ける必要はない。陽極は光を透過する透光性の導電性材料を用いて形成し、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電層を用いてもよい。発光層から発生される光は、陽極側に射出される。
【0279】
下面射出構造の発光素子630では、陰極上に発光層及び陽極が順に積層されている。なお、陽極が透光性を有する場合、陽極を覆うように光を反射または遮蔽するための遮光層が設けられているとよい。陰極は、上面射出構造の場合と同様に、仕事関数が小さい材料により形成された導電層であればよく、公知の材料を用いればよい。ただし、その厚さは光を透過する程度(好ましくは、5nm以上30nm以下程度)とする。例えば、20nmの厚さを有するアルミニウムを、陰極として用いることができる。そして、発光層は、上面射出構造の場合と同様に、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極は光を透過する必要はないが、上面射出構造の場合と同様に、透光性の導電性材料を用いて形成することもできる。そして、遮光層は、例えば、光を反射する金属層等または黒の顔料を添加した樹脂等を用いてもよい。発光層から発生される光は、陰極側に射出される。
【0280】
なお、発光素子630が有する画素電極は、薄膜トランジスタ622のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして、本実施の形態では、発光素子630の共通電極と透光性を有する導電性の材料層が電気的に接続されている。
【0281】
また、発光素子630の構成は、本実施の形態に示した構成に限定されない。発光素子630の構成は、発光素子630から取り出す光の方向や、薄膜トランジスタ622の極性等に合わせて、適宜変更することができる。
【0282】
なお、発光素子630が上面射出構造の場合、発光素子630からの光の取り出し方向に位置する基板である第2の基板は透光性の基板でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルム等の透光性を有する材料からなる基板を用いる。
【0283】
また2つの基板間に配される充填材631としては、窒素やアルゴン等の不活性な気体、紫外線硬化樹脂または熱硬化樹脂等を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)等を用いることができる。ここでは、例えば窒素を用いるとよい。
【0284】
なお、本実施の形態では、発光素子630の駆動を制御する薄膜トランジスタ622(駆動用トランジスタ)と発光素子とが直接的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されていてもよい。
【0285】
なお、本実施の形態で説明した発光装置は、図示した構成に限定されるものではなく、技術的思想に基づいた各種の変形が可能である。
【0286】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる。
【0287】
(実施の形態8)
上記実施の形態に示す薄膜トランジスタを有する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機等が挙げられる。
【0288】
上記実施の形態に示す薄膜トランジスタを有する半導体装置は、電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図23(A)に示す。
【0289】
図23(A)は、電子書籍の一例を示している。図23(A)に示す電子書籍は、筐体1700及び筐体1701の2つの筐体で構成されている。筐体1700及び筐体1701は、蝶番1704により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【0290】
筐体1700には表示部1702が組み込まれ、筐体1701には表示部1703が組み込まれている。表示部1702及び表示部1703は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図23(A)では表示部1702)に文章を表示し、左側の表示部(図23(A)では表示部1703)に画像を表示することができる。
【0291】
また、図23(A)では、筐体1700に操作部等を備えた例を示している。例えば、筐体1700は、電源入力端子1705、操作キー1706、スピーカ1707等を備えている。操作キー1706により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、及びUSBケーブル等の各種ケーブルと接続可能な端子等)、記録媒体挿入部等を備える構成としてもよい。さらに、図23(A)に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【0292】
また、図23(A)に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データ等を購入し、ダウンロードする構成とすることもできる。
【0293】
図23(B)は、デジタルフォトフレームの一例を示している。例えば、図23(B)に示すデジタルフォトフレームは、筐体1711に表示部1712が組み込まれている。表示部1712は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【0294】
なお、図23(B)に示すデジタルフォトフレームは、操作部、外部接続用端子(USB端子、USBケーブル等の各種ケーブルと接続可能な端子等)、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部1712に表示させることができる。
【0295】
また、図23(B)に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【0296】
図23(C)は、テレビジョン装置の一例を示している。図23(C)に示すテレビジョン装置は、筐体1721に表示部1722が組み込まれている。表示部1722により、映像を表示することが可能である。また、ここでは、スタンド1723により筐体1721を支持した構成を示している。表示部1722は、実施の形態6及び実施の形態7に示した表示装置を適用することができる。
【0297】
図23(C)に示すテレビジョン装置の操作は、筐体1721が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部1722に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【0298】
なお、図23(C)に示すテレビジョン装置は、受信機やモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士等)の情報通信を行うことも可能である。
【0299】
図23(D)は、携帯電話機の一例を示している。図23(D)に示す携帯電話機は、筐体1731に組み込まれた表示部1732の他、操作ボタン1733、操作ボタン1737、外部接続ポート1734、スピーカ1735、及びマイク1736等を備えている。
【0300】
図23(D)に示す携帯電話機は、表示部1732がタッチパネルになっており、指等の接触により、表示部1732の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部1732を指等で接触することにより行うことができる。
【0301】
表示部1732の画面は主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合した表示+入力モードである。
【0302】
例えば、電話の発信、或いはメールを作成する場合には、表示部1732を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部1732の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
【0303】
また、図23(D)に示す携帯電話機の内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き(縦または横)を判別して、表示部1732の表示情報を自動的に切り替える構成とすることもできる。
【0304】
また、画面モードの切り替えは、表示部1732への接触、または筐体1731の操作ボタン1737の操作により行われる。また、表示部1732に表示される画像の種類によって切り替える構成とすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。
【0305】
また、入力モードにおいて、表示部1732の光センサで検出される信号を検知し、表示部1732のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【0306】
表示部1732は、イメージセンサとして機能させることもできる。例えば、表示部1732を掌や指で触れ、掌紋及び指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈等を撮像することもできる。
【0307】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【技術分野】
【0001】
本発明は、駆動回路及び画素部に逆スタガ薄膜トランジスタを有する表示装置に関する。
【背景技術】
【0002】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【0003】
また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバーを、非晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある(特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2005−049832号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバーのような駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオン電流を確保している。
【0006】
または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保している。
【0007】
このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げとなり、表示領域である画素部の面積が小さくなってしまう。
【0008】
一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【0009】
多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【0010】
しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率よく生産することができないといった問題がある。
【0011】
そこで、本発明の一形態は、作製コストの低減が可能であり、且つ画像の表示特性に優れた表示装置を提供することを課題とする。また、本発明の一形態は、作製コストの低減が可能であり、且つ狭額縁化が可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【0012】
本発明の一形態は、駆動回路部、及び画素部を有し、駆動回路部は論理回路部と、スイッチ部またはバッファ部を有する表示装置であり、駆動回路部及び画素部を構成するTFTは、極性が同じ逆スタガ型TFTであり、スイッチ部またはバッファ部は、オン電流を多く流すことが可能な逆スタガ型TFTを用いて構成され、論理回路部はデプレッション型のTFT及びエンハンスメント型のTFTで構成されたインバータ回路(以下、EDMOS回路という。)で構成されることを特徴とする。
【0013】
オン電流を多く流すことが可能なTFTとしては、デプレッション型の逆スタガ型TFTを用いる。
【0014】
EDMOS回路は、しきい値電圧が異なる2つ以上の逆スタガ型TFT、代表的にはデプレッション型のTFT及びエンハンスメント型のTFTを有する。代表的には、しきい値電圧が負のデプレッション型のTFTと、しきい値電圧が正のエンハンスメント型のTFTを有する。
【0015】
または、デプレッション型のTFTとして、チャネル形成領域としてドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に混合領域及び非晶質半導体を含む層を有する逆スタガ型TFTを用い、エンハンスメント型のTFTとして、チャネル形成領域として半導体層を有し、当該半導体層上に非晶質半導体層を有する逆スタガ型TFTを用いることで、EDMOS回路を構成することができる。
【0016】
または、デプレッション型のTFTとして、チャネル形成領域としてドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に混合領域及び非晶質半導体を含む層を有する逆スタガ型TFTを用い、エンハンスメント型のTFTとして、チャネル形成領域にドナーとなる不純物元素が添加された半導体層を有し、当該半導体層上に非晶質半導体層を有する逆スタガ型TFTを用いることで、EDMOS回路を構成することができる。
【0017】
また、本発明の一形態の表示装置において作製される逆スタガ型TFTは、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート絶縁層上に形成される半導体層と、半導体層上に形成されるソース領域及びドレイン領域として機能する一対の不純物半導体層と、一対の配線とを有し、ゲート絶縁層上に形成される半導体層は、ゲート絶縁層側に微結晶半導体層が形成さる。
【0018】
また、デプレッション型の逆スタガ型TFTにおいて、半導体層には、ゲート絶縁層側に微結晶半導体層が形成され、ソース領域及びドレイン領域側に混合領域及び非晶質半導体を含む層を有し、当該混合領域は、錐形状の微結晶半導体領域と、当該領域を充填する非晶質半導体領域とを有する。このため、逆スタガ型TFTのオン電流を高めつつ、オフ電流を抑えることができる。
【0019】
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【0020】
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【0021】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【0022】
本発明の一形態により、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることができる。また、表示装置の狭額縁化が可能となり、表示装置における表示領域を拡大することができる。
【図面の簡単な説明】
【0023】
【図1】表示装置の全体を説明するブロック図。
【図2】表示装置における配線、入力端子等の配置を説明する図。
【図3】シフトレジスタ回路の構成を説明するブロック図。
【図4】フリップフロップ回路の一例を示す図。
【図5】フリップフロップ回路のレイアウト図(上面図)を示す図。
【図6】フリップフロップ回路のレイアウト図(上面図)を示す図。
【図7】シフトレジスタ回路の動作を説明するためのタイミングチャートを示す図。
【図8】表示装置を説明する断面図。
【図9】表示装置を説明する断面図。
【図10】表示装置を説明する断面図。
【図11】表示装置における薄膜トランジスタを説明する断面図。
【図12】表示装置の作製方法を説明する断面図。
【図13】表示装置の作製方法を説明する断面図。
【図14】表示装置の作製方法を説明する断面図。
【図15】表示装置の作製方法を説明する断面図。
【図16】表示装置の作製方法を説明する平面図。
【図17】表示装置の作製方法を説明する断面図。
【図18】表示装置の作製方法を説明する上面図。
【図19】表示装置に適用する保護回路を説明する図。
【図20】表示装置の端子部を説明する図。
【図21】液晶表示装置の一例を説明する図。
【図22】発光表示装置の一例を説明する図。
【図23】実施の形態を適用した電子機器。
【発明を実施するための形態】
【0024】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【0025】
(実施の形態1)
本実施の形態では、本発明の一形態である表示装置について、ブロック図等を参照して説明する。
【0026】
図1(A)は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図1(A)に示す液晶表示装置は、基板100上に表示素子を備えた画素を複数有する画素部101と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路102と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路103と、を有する。
【0027】
図1(B)は、本発明の一形態を適用したアクティブマトリクス型発光表示装置のブロック図の一例を示す。図1(B)に示す発光表示装置は、基板110上に表示素子を備えた画素を複数有する画素部111と、各画素のゲート電極に接続された走査線を制御する第1の走査線駆動回路112及び第2の走査線駆動回路113と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路114と、を有する。一つの画素にスイッチング用TFT(Thin Film Transistor。以下、TFTという。)と電流制御用TFTの2つを配置する場合、図1(B)に示す発光表示装置では、スイッチング用TFTのゲート電極に接続された第1の走査線に入力される信号を第1の走査線駆動回路112で生成し、電流制御用TFTのゲート電極に接続された第2の走査線に入力される信号を第2の走査線駆動回路113で生成する。ただし、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、一の走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有するTFTの数によって、スイッチング素子の動作を制御するのに用いられる第1の走査線が、各画素に複数設けられていてもよい。この場合、複数の第1の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれらの各々で生成してもよい。
【0028】
なお、ここでは、走査線駆動回路102、第1の走査線駆動回路112、第2の走査線駆動回路113、及び信号線駆動回路103、114を表示装置に作製する形態を示したが、走査線駆動回路102、第1の走査線駆動回路112、または第2の走査線駆動回路113の一部をIC等の半導体装置で実装してもよい。また、信号線駆動回路103、114の一部をIC等の半導体装置で実装してもよい。
【0029】
図2は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路及び画素部の位置関係を説明する図である。絶縁表面を有する基板120上には走査線123と信号線124が交差して配置され、画素部127が構成されている。なお、画素部127は、図1に示す画素部101及び画素部111に相当する。
【0030】
画素部127は複数の画素128がマトリクス状に配列して構成されている。画素128は、走査線123と信号線124に接続する画素TFT129、保持容量部130、画素電極131を含んで構成されている。
【0031】
ここで示す画素構成において、保持容量部130では、一方の電極と画素TFT129が接続され、他方の電極と容量線132が接続される場合を示している。また、画素電極131は表示素子(液晶素子、発光素子、コントラスト媒体(電子インク)等)を駆動する一方の電極を構成する。これらの表示素子の他方の電極はコモン端子133に接続されている。
【0032】
保護回路は、画素部127と、信号線入力端子122との間に配設されている。また、走査線駆動回路102と、画素部127の間に配設されている。本実施の形態では、複数の保護回路を配設して、走査線123、信号線124及び容量配線137に静電気等によりサージ電圧が印加され、画素TFT129等が破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成されている。
【0033】
本実施の形態では、走査線123の保護回路134、信号線124の保護回路135、容量配線137の保護回路136を配設する例を示している。ただし、保護回路の配設位置はこれに限定されない。また、走査線駆動回路をIC等の半導体装置で実装しない場合は、走査線123側に保護回路134を設けなくともよい。
【0034】
これらの回路の各々に本実施の形態に示すTFTを用いることで、以下の利点がある。
【0035】
駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部に設けるTFTはしきい値電圧を制御することが可能な構成であるとよい。一方で、スイッチ部またはバッファ部に設けるTFTはオン電流が大きいことが好ましい。この構成により、論理回路部に設けるTFTのしきい値電圧の制御が可能となり、またスイッチ部またはバッファ部に設けるTFTのオン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭額縁化にも寄与する。
【0036】
画素TFTは、スイッチング特性が高いことが好ましい。画素TFTのスイッチング特性を高めることで、表示装置のコントラスト比を高めることができる。スイッチング特性を高めるためには、オン電流を大きくし、オフ電流を小さくすることが有効である。本実施の形態を適用した画素TFTは、オン電流が大きく、オフ電流が小さいため、スイッチング特性の高いものとすることができ、コントラスト比の高い表示装置を実現することができる。
【0037】
保護回路は、画素部の周縁に設けられるため狭額縁化を阻害する一因となっていた。しかしながら、本実施の形態に示す表示装置は、保護回路の面積を縮小することができるため、狭額縁化が阻害されることを抑制することができる。
【0038】
(実施の形態2)
本実施の形態では、実施の形態1にて説明した表示装置の駆動回路の回路図等について図3乃至図6を参照して説明する。
【0039】
まず、実施の形態1に示す走査線駆動回路を構成するシフトレジスタ回路について説明する。
【0040】
図3に示すシフトレジスタ回路は、フリップフロップ回路201を複数有し、制御信号線202、制御信号線203、制御信号線204、制御信号線205、制御信号線206、及びリセット線207を有する。
【0041】
図3のシフトレジスタ回路に示すように、フリップフロップ回路201では、初段の入力端子INに、制御信号線202を介して、スタートパルスSSPが入力され、次段以降の入力端子INに前段のフリップフロップ回路201の出力信号端子SOUTが接続されている。また、N段目(Nは自然数である。)のリセット端子RESは、(N+3)段目のフリップフロップ回路の出力信号端子Soutとリセット線207を介して接続されている。N段目のフリップフロップ回路201のクロック端子CLKには、制御信号線203を介して、第1のクロック信号CLK1が入力されると仮定すると、(N+1)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線204を介して、第2のクロック信号CLK2が入力される。また、(N+2)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線205を介して、第3のクロック信号CLK3が入力される。また、(N+3)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線206を介して、第4のクロック信号CLK4が入力される。そして、(N+4)段目のフリップフロップ回路201のクロック端子CLKには、制御信号線203を介して、第1のクロック信号CLK1が入力される。また、N段目のフリップフロップ回路201は、ゲート出力端子Goutより、N段目のフリップフロップ回路の出力SRoutNを出力する。
【0042】
なお、フリップフロップ回路201と、電源及び電源線との接続を図示していないが、各フリップフロップ回路201には電源線を介して電源電位Vdd及び電源電位GNDが供給されている。
【0043】
なお、本明細書で説明する電源電位は、基準電位を0Vとした場合の、電位差に相当する。そのため、電源電位のことを電源電圧と呼ぶこともある。
【0044】
なお、本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してAとBとが概略同一ノードとなる場合を表すものとする。具体的には、TFTのようなスイッチング素子を介してAとBとが接続され、該スイッチング素子の導通によって、AとBとが概略同電位となる場合や、抵抗素子を介してAとBとが接続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動作に影響しない程度となっている場合等、回路動作を考えた場合にAとBとを同一ノードとして捉えて差し支えない状態である場合を表す。
【0045】
次に、図4に、図3で示したシフトレジスタ回路が有するフリップフロップ回路201の一形態を示す。図4に示すフリップフロップ回路201は、論理回路部211と、スイッチ部212と、を有する。論理回路部211は、TFT213乃至TFT218を有する。また、スイッチ部212は、TFT219乃至TFT222を有している。なお論理回路部211とは、外部より入力される信号に応じて後段の回路であるスイッチ部212に出力する信号を切り替えるための回路である。また、スイッチ部212とは、外部及び論理回路部211から入力される信号に応じてスイッチとなるTFTのオンまたはオフの切り替え、当該TFTのサイズ及び構造に応じた電流を出力するための回路である。
【0046】
フリップフロップ回路201において、入力端子INはTFT214のゲート端子、及びTFT217のゲート端子に接続されている。リセット端子は、TFT213のゲート端子に接続されている。クロック端子CLKは、TFT219の第1端子、及びTFT221の第1端子に接続されている。電源電位Vddが供給される電源線は、TFT214の第1端子、並びにTFT216の第2端子に接続されている。電源電位GNDが供給される電源線は、TFT213の第2端子、TFT215の第2端子、TFT217の第2端子、TFT218の第2端子、TFT220の第2端子、及びTFT222の第2端子に接続されている。また、TFT213の第1端子、TFT214の第2端子、TFT215の第1端子、TFT218のゲート端子、TFT219のゲート端子、及びTFT221のゲート端子は互いに接続されている。また、TFT216の第1端子及びゲート端子は、TFT215のゲート端子、TFT217の第1端子、TFT218の第1端子、TFT220のゲート端子、及びTFT222のゲート端子に接続されている。また、ゲート出力端子Goutは、TFT219の第2端子、及びTFT220の第1端子に接続されている。出力信号端子Soutは、TFT221の第2端子、及びTFT222の第1端子に接続されている。
【0047】
なお、ここでは、TFT213乃至TFT222が、すべてN型TFTである場合についての説明を行う。ただし、TFT213乃至TFT222は、P型TFTであってもよい。
【0048】
なお、TFTは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインは、TFTの構造や動作条件等によって入れ替わることがあるため、いずれがソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞれを第1端子、第2端子と表記する。また、この場合に、ゲートとして機能する端子については、ゲート端子と表記する。
【0049】
次に、図4に示したフリップフロップ回路201のレイアウト図の一例を図5及び図6に示す。
【0050】
図5のフリップフロップ回路は、電源電位Vddが供給される電源線231、リセット線232、制御信号線203、制御信号線204、制御信号線205、制御信号線206、制御信号線233、電源電位GNDが供給される電源線234、論理回路部211、及びスイッチ部212を有する。論理回路部211は、TFT213乃至TFT218を有する。また、スイッチ部212は、TFT219乃至TFT222を有している。また、図5では、ゲート出力端子Goutに接続される配線、出力信号端子Soutに接続される配線についても示している。
【0051】
図5中では、半導体層235、第1の配線236、第2の配線237、コンタクトホール239について示している。なお、第1の配線236は、ゲート電極を形成する層により形成し、第2の配線237は、TFTのソース電極またはドレイン電極を形成する層により形成すればよい。
【0052】
なお、図5中の各回路素子間の接続関係は、図4で説明した通りである。なお、図5では、第1のクロック信号が入力されるフリップフロップ回路について示しているため、制御信号線204乃至制御信号線206との接続については図示されていない。
【0053】
次に、図5のTFT216の第1の配線236、第2の配線237の接続方法とは異なる構造について、図6を用いて示す。
【0054】
図6は、図4に示したフリップフロップ回路のレイアウト図(上面図)である。なお、図5と同様の構成に関しては、説明を省く。図6においては、第1の配線236及び第2の配線237を第3の配線238を用いて接続する。なお、第3の配線238は実施の形態4に示す画素部の画素電極と同時に形成される。ただし、これに限定されず、例えば第3の配線238を、画素電極を形成する層とは別の配線として形成してもよい。
【0055】
本実施の形態は、図5のフリップフロップ回路のレイアウト図において、論理回路部211が有するTFT216またはTFT217のしきい値電圧を制御することで、EDMOS回路223を構成することができる。代表的には、TFT216をデプレッション型とし、TFT217をエンハンスメント型としたEDMOS回路223で構成し、スイッチ部212が有するTFT219乃至TFT222をデプレッション型のTFTとすることを特徴の一とする。
【0056】
本実施の形態におけるTFTの断面構造は、ゲート電極、ゲート絶縁層、半導体層、一対のソース領域及びドレイン領域として機能する一対の不純物半導体層、及び一対の配線が積層されている。さらに、デプレッション型のTFT216の半導体層を、ゲート絶縁層側からドナーとなる不純物元素を有する微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層された構造とする。また、エンハンスメント型のTFT217の半導体層を、微結晶半導体層と、非晶質半導体層とが積層された構造とする。デプレッション型のTFT216及びエンハンスメント型のTFT217により、EDMOS回路223を形成することができる。
【0057】
または、デプレッション型のTFT216の半導体層をゲート絶縁層側からドナーとなる不純物元素を有する微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層された構造とする。また、エンハンスメント型のTFT217の半導体層をドナーとなる不純物元素が添加された微結晶半導体層と、非晶質半導体層とが積層された構造とするデプレッション型のTFT216及びエンハンスメント型のTFT217により、EDMOS回路223を形成することができる。
【0058】
このため、表示装置のTFTをnチャネル型TFTまたはpチャネル型TFTのように、一方の極性のTFTのみで形成することができる。
【0059】
また、論理回路部211におけるTFT216は電源電位Vddに応じて電流を流すためのTFTであり、TFT216をデプレッション型のTFTとして、流れる電流を大きくすることにより、性能を低下させることなく、TFTの小型化を図ることができる。
【0060】
また、スイッチ部212を構成するTFTにおいて、TFTを流れる電流量を大きくし、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなくTFTが占める面積を縮小することができる。従って、該TFTにより構成される回路が占める面積を縮小することもできる。
【0061】
なお、図5及び図6に示すフリップフロップ回路のレイアウト図において、TFT213乃至TFT222のチャネル形成領域の形状をU字型(コの字型または馬蹄型)にしてもよい。また、図5及び図6では、各TFTのサイズを等しくしているが、後段の負荷の大きさに応じて出力信号端子Soutまたはゲート出力端子Goutに接続される各TFTの大きさを適宜変更しても良い。
【0062】
次に、図7に示すタイミングチャートを用いて、図3に示すシフトレジスタ回路の動作について説明する。図7は、図3に示した制御信号線202乃至制御信号線206にそれぞれ供給されるスタートパルスSSP、第1のクロック信号CLK1乃至第4のクロック信号CLK4、及び1段目乃至5段目のフリップフロップ回路の出力信号端子Soutから出力されるSout1乃至Sout5について示している。なお、図7の説明では、図3乃至図6において各素子に付した符号を用いる。
【0063】
なお、図7は、フリップフロップ回路が有するTFTのそれぞれが、N型TFTの場合のタイミングチャートである。また第1のクロック信号CLK1及び第4のクロック信号CLK4は図示するように1/4波長(点線にて区分けした一区間)ずつシフトした構成となっている。
【0064】
まず、期間T1において、1段目のフリップフロップ回路には、スタートパルスSSPがHレベルで入力され、論理回路部211はスイッチ部のTFT219及びTFT221をオンし、TFT220及びTFT222をオフにする。このとき、第1のクロック信号CLK1はLレベルであるため、Sout1はLレベルである。
【0065】
なお、期間T1において、2段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。なお、初期状態では、シフトレジスタ回路の各フリップフロップ回路は、Lレベルを出力するものとして説明を行う。
【0066】
次に、期間T2において、1段目のフリップフロップ回路では、期間T1と同様に、論理回路部211がスイッチ部212の制御を行う。期間T2では、第1のクロック信号CLK1はHレベルとなるため、Sout1はHレベルとなる。また、期間T2では、2段目のフリップフロップ回路には、Sout1がHレベルでIN端子に入力され、論理回路部211がスイッチ部のTFT219及びTFT221をオンし、TFT220及びTFT222をオフする。このとき、第2のクロック信号CLK2はLレベルであるため、Sout2はLレベルである。
【0067】
なお、期間T2において、3段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。
【0068】
次に、期間T3において、1段目のフリップフロップ回路では、期間T2の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T3では、第1のクロック信号CLK1はHレベルであり、Sout1はHレベルとなる。また、期間T3において、2段目のフリップフロップ回路では、期間T2と同様に、論理回路部211がスイッチ部212の制御を行う。期間T3では、第2のクロック信号CLK2はHレベルであるため、Sout2はHレベルである。また、期間T3の3段目のフリップフロップ回路には、Sout2がHレベルでIN端子に入力され、論理回路部211がスイッチ部のTFT219及び221をオンし、TFT220及び222をオフにする。このとき、第3のクロック信号CLK3はLレベルであるため、Sout3はLレベルである。
【0069】
なお、期間T3において、4段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。
【0070】
次に、期間T4において、第1のクロック信号CLK1はLレベルであり、Sout1はLレベルとなる。また、期間T4において、2段目のフリップフロップ回路では、期間T3の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T4において、第2のクロック信号CLK2はHレベルであり、Sout2はHレベルとなる。また、期間T4において、3段目のフリップフロップ回路では、期間T3と同様に、論理回路部211がスイッチ部212の制御を行う。期間T4では、第3のクロック信号CLK3はHレベルであるため、Sout3はHレベルである。また、期間T4の4段目のフリップフロップ回路には、Sout3がHレベルでIN端子に入力され、論理回路部211がスイッチ部212のTFT219及びTFT221をオンし、TFT220及びTFT222をオフにする。このとき、第4のクロック信号CLK4はLレベルであるため、Sout4はLレベルである。
【0071】
なお、期間T4において、5段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。
【0072】
次に、期間T5において、1段目のフリップフロップ回路では、期間T4の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T5において、第1のクロック信号CLK1はLレベルであり、Sout1はLレベルとなる。また期間T5において、2段目のフリップフロップ回路では、期間T4と同様に、論理回路部211がスイッチ部212の制御を行う。期間T5では、第2のクロック信号CLK2はLレベルであるため、Sout2はLレベルである。また、期間T5において、3段目のフリップフロップ回路では、期間T4の状態を保持するように論理回路部211がスイッチ部212の制御を行う。そのため、期間T5において、第3のクロック信号CLK3はHレベルであり、Sout3はHレベルとなる。また、期間T5において4段目のフリップフロップ回路には、期間T4と同様に、論理回路部211がスイッチ部212の制御を行う。期間T5では、第4のクロック信号CLK4はHレベルであるため、Sout4はHレベルである。また、5段目以降のフリップフロップ回路は、1段目乃至4段目のフリップフロップ回路と同様の配線関係であり、入力される信号のタイミングも同様であるため、説明は省略する。
【0073】
図3のシフトレジスタ回路で示したように、Sout4は1段目のフリップフロップ回路のリセット信号を兼ねる。期間T5では、Sout4がHレベルとなり、この信号が1段目のフリップフロップ回路のリセット端子RESに入力される。リセット信号が入力されることにより、スイッチ部212のTFT219及びTFT221をオフし、TFT220及びTFT222をオンする。そして、1段目のフリップフロップ回路のSout1は、次のスタートパルスSSPが入力されるまで、Lレベルを出力することになる。
【0074】
以上説明した動作により、2段目以降のフリップフロップ回路でも、後段のフリップフロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Sout1乃至Sout5に示すように、クロック信号の1/4波長分シフトした波形の信号を出力するシフトレジスタ回路とすることができる。
【0075】
また、フリップフロップ回路として、論理回路部211にエンハンスメント型とデプレッション型を組み合わせたEDMOSのTFT、スイッチ部212にデプレッション型のTFTを具備する構成とすることにより、論理回路部211を構成するTFTを流れる電流量を大きくすることができ、性能を低下させることなく、TFTが占める面積、更には該TFTにより構成される回路が占める面積を縮小することができる。また、スイッチ部212を構成するTFTにおいては、TFTを流れる電流量を大きくし、オンとオフの切り替えを高速に行うことができるため、性能を低下させることなくTFTが占める面積、更には該TFTにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。
【0076】
また、実施の形態1に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることができる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、電流量を増幅した信号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいTFT、代表的にはデプレッション型のTFTを設けることで、TFTの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。なお、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、IC等を用いて表示装置に実装することが好ましい。
【0077】
(実施の形態3)
本実施の形態においては、実施の形態1及び実施の形態2に示す表示装置において、論理回路部、スイッチ部、及び画素部の薄膜トランジスタの構造について示す。表示装置に用いる薄膜トランジスタは、p型よりもn型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、n型の薄膜トランジスタについて説明する。
【0078】
図5で説明したレイアウト図における薄膜トランジスタの構造について、図8を用いて説明する。図8では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図5におけるTFT216及びTFT217の断面を説明する。なお、TFT216及びTFT217の断面はそれぞれ、図5中の点線A−B、及びC−Dについて示すものである。
【0079】
なお、本実施の形態における表示装置の画素部及び駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。
【0080】
図8において、TFT216は、基板401上に、ゲート電極403とドナーとなる不純物元素を含む微結晶半導体層427aと、混合領域427bと、非晶質半導体を含む層469と、ゲート電極403及びドナーとなる不純物元素を含む微結晶半導体層427aの間に設けられるゲート絶縁層409と、非晶質半導体を含む層469に接するソース領域及びドレイン領域として機能する一対の不純物半導体層459、460と、一対の不純物半導体層459、460に接する一対の配線451、452とを有する。
【0081】
TFT216において、ゲート絶縁層409に形成されたコンタクトホール422を介してゲート電極403及び配線452が直接接続する。
【0082】
TFT217は、基板401上に、ゲート電極404と、微結晶半導体層428aと、非晶質半導体層470と、ゲート電極404及び微結晶半導体層428aの間に設けられるゲート絶縁層409と、非晶質半導体層470に接するソース領域及びドレイン領域として機能する一対の不純物半導体層461、462と、不純物半導体層461、462に接する一対の配線452、453とを有する。
【0083】
基板401としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板401として、第3世代(550mm×650mm)、第3.5世代(600mm×720mm、または620mm×750mm)、第4世代(680mm×880mm、または730mm×920mm)、第5世代(1100mm×1300mm)、第6世代(1500mm×1850mm)、第7世代(1870mm×2200mm)、第8世代(2200mm×2400mm)、第9世代(2400mm×2800mm、2450mm×3050mm)、第10世代(2950mm×3400mm)等のガラス基板を用いることができる。
【0084】
ゲート電極403、404は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やAgPdCu合金を用いてもよい。
【0085】
例えば、ゲート電極403、404の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した三層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
【0086】
なお、ゲート電極403、404と、基板401との密着性向上及び下地への拡散を防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板401と、ゲート電極403、404との間に設けてもよい。
【0087】
ゲート絶縁層409は、CVD法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層409を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタのしきい値電圧の変動を低減することができる。
【0088】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、組成範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、シリコンが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5〜30原子%、窒素が20〜55原子%、シリコンが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【0089】
ドナーとなる不純物元素を含む微結晶半導体層427a、及び微結晶半導体層428aを構成する微結晶半導体とは、非晶質と結晶構造(単結晶、多結晶を含む)を有する半導体である。微結晶半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が2nm以上200nm以下、好ましくは10nm以上80nm以下、より好ましくは、20nm以上50nm以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【0090】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520cm−1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許4,409,134号で開示されている。
【0091】
また、ドナーとなる不純物元素を含む微結晶半導体層427a、微結晶半導体層428aに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、1×1018atoms/cm3未満とすることで、ドナーとなる不純物元素を含む微結晶半導体層427a、微結晶半導体層428aの結晶性を高めることができるため好ましい。
【0092】
ドナーとなる不純物元素を含む微結晶半導体層427aに含まれるドナーとなる不純物元素としては、キャリアとして電子を供給するドナーとなり得る元素であり、周期表第15族元素であるリン、砒素、アンチモン等である。ドナーとなる不純物元素を含む微結晶半導体層427aに含まれるドナーとなる不純物元素の二次イオン質量分析法によって計測される濃度を、6×1015atoms/cm3以上1×1018atoms/cm3とすることで、ドナーとなる不純物元素を含む微結晶半導体層427aの結晶性を高めることができ、導電性を高めることが可能であるため好ましい。ドナーとなる不純物元素を含む微結晶半導体層427aは、ドナーとなる不純物元素を含むため、ゲート絶縁層とドナーとなる不純物元素が添加された半導体層との界面における抵抗を低減することが可能であり、また、高速動作が可能であり、オン電流の高いTFTを作製することができる。また、ドナーとなる不純物元素を含むため、TFTのしきい値電圧を負とすることができる。
【0093】
非晶質半導体を含む層469は、非晶質構造を有する。さらには、非晶質構造に加え、粒径が1nm以上10nm以下、好ましくは1nm以上5nm以下の結晶粒を含む場合もある。ここでの非晶質半導体を含む層とは、非晶質半導体層470と比較して、CPM(Constant photocurrent method)やフォトルミネッセンス分光測定で測定されるUrbach端のエネルギーが小さく、欠陥吸収スペクトル量が少ない。即ち、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層である。価電子帯のバンド端における準位のテール(裾)の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。
【0094】
なお、非晶質半導体を含む層469の非晶質半導体とは、代表的にはアモルファスシリコンである。
【0095】
また、非晶質半導体を含む層469は、窒素が1×1020atoms/cm3以上1×1021atoms/cm3以下、好ましくは2×1020atoms/cm3以上1×1021atoms/cm3以下含まれることが好ましい。
【0096】
図9に、図8のTFT216のゲート絶縁層409と、ソース領域及びドレイン領域として機能する不純物半導体層459の間の拡大図を示し、混合領域427bについて詳細に示す。
【0097】
図9(A)に示すように、混合領域427bは、ドナーとなる不純物元素を含む微結晶半導体層427a及び非晶質半導体を含む層469の間に設けられる。また、混合領域427bは、微結晶半導体領域429a、及び当該微結晶半導体領域429aの間に充填される非晶質半導体領域429bを有する。具体的には、ドナーとなる不純物元素を含む微結晶半導体層427aの表面から凸状に伸びた錐形状の微結晶半導体領域429aと、非晶質半導体を含む層469と同様の半導体で形成される非晶質半導体領域429bとで形成される。
【0098】
非晶質半導体を含む層469を、欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層で形成することで、薄膜トランジスタのオフ電流を低減することができる。また、混合領域427bにおいて、錐形状の微結晶半導体領域429aを有するため、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向(膜厚方向)における抵抗、即ち、混合領域427bと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【0099】
なお、混合領域427bに含まれる微結晶半導体領域429aは、微結晶半導体と概略同質の半導体であり、且つ窒素を含む。また、混合領域427bに含まれる非晶質半導体領域429bは非晶質半導体を含む層469と概略同質の半導体である。このため、微結晶半導体と、非晶質半導体の界面が、混合領域における微結晶半導体領域429a及び非晶質半導体領域429bの界面に相当するため、微結晶半導体と、非晶質半導体との界面が凹凸状(ジグザク状)であるともいえる。
【0100】
また、図9(B)に示すように、混合領域427bは、ドナーとなる不純物元素を含む微結晶半導体層427a及び不純物半導体層459の間に設けられる構造としてもよい。即ち、混合領域427bと不純物半導体層459との間に、非晶質半導体を含む層469が形成されない構造である。このような場合は、図9(B)に示す構造においては、混合領域427bにおける微結晶半導体領域429aの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合領域427bにおいて、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向(膜厚方向)における抵抗、と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【0101】
また、図9(C)に示すように、非晶質半導体を含む層469及び不純物半導体層459の間に非晶質半導体層427dを有してもよい。非晶質半導体層427dとしては、アモルファスシリコン層がある。非晶質半導体層427dを非晶質半導体を含む層469及び不純物半導体層459の間に設けることにより、TFTのオフ電流を低減することができる。
【0102】
微結晶半導体領域429aは、ゲート絶縁層409から非晶質半導体を含む層469へ向けて、先端が狭まる凸状、針状、または錐形状の微結晶半導体である。なお、ゲート絶縁層409から非晶質半導体を含む層469へ向けて幅が広がる凸状、または錐形状の微結晶半導体であってもよい。
【0103】
混合領域427bにおいては、微結晶半導体領域429aが、ゲート絶縁層409から非晶質半導体を含む層469cへ向けて、先端が狭まる凸状の結晶粒の場合は、ドナーとなる不純物元素を含む微結晶半導体層427a側のほうが、非晶質半導体を含む層469側と比較して、微結晶半導体領域の割合が高い。これは、ドナーとなる不純物元素を含む微結晶半導体層427aの表面から、微結晶半導体領域429aが膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、または原料ガスに窒素を含むガスを含ませつつ、微結晶半導体層の堆積条件よりシランに対する水素の流量を低減すると、微結晶半導体領域429aの結晶粒の成長が抑制され、錐状の結晶粒となるとともに、やがて非晶質半導体が堆積するためである。
【0104】
また、図9(D)に示すように、混合領域427bにおいては、微結晶半導体領域429aが、ゲート絶縁層409から非晶質半導体を含む層469cへ向けて、先端が狭まる凸状の結晶粒の場合は、混合領域427bの堆積初期において、微結晶半導体層427aの全面で結晶成長する場合がある。これは、ドナーとなる不純物元素を含む微結晶半導体層427aを種結晶として、微結晶半導体が成長するためである。この後、微結晶半導体領域429aの結晶成長が抑制され、ゲート絶縁層409から非晶質半導体を含む層469cへ向けて、先端が狭まる凸状の微結晶半導体領域となる。
【0105】
混合領域427bには、NH基を有する場合がある。これは、微結晶半導体領域429aに含まれる結晶粒の界面、微結晶半導体領域429aと非晶質半導体領域429bとの界面において、NH基が、シリコン原子のダングリングボンドと結合すると、キャリアが流れやすくなるためである。このため、窒素の濃度を1×1020cm−3乃至1×1021cm−3とすることで、シリコン原子のダングリングボンドを窒素、好ましくはNH基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、混合領域427bの移動度が上昇することがわかる。即ち、TFTの電界効果移動度が上昇する。
【0106】
また、混合領域427bには、NH2基を有する場合がある。これは、微結晶半導体領域429aに含まれる結晶粒の界面、微結晶半導体領域429aと非晶質半導体領域429bの界面において、NH2基がシリコン原子のダングリングボンドを終端すると欠陥準位が無くなり、TFTのオフ電流が低減する。
【0107】
また、混合領域427bの酸素濃度を低減することにより、結晶粒と非晶質半導体層との界面や、結晶粒同士の界面における欠陥おける、キャリアの移動を阻害する結合を低減することができる。
【0108】
ドナーとなる不純物元素を含む微結晶半導体層427a及び混合領域427bの厚さの合計、即ち、ゲート絶縁層409の界面から、混合領域427bに含まれる微結晶半導体領域の先端の距離は、3nm以上410nm以下、好ましくは20nm以上100nm以下とすることで、TFTのオフ電流を低減できる。
【0109】
図10に、図8のTFT217のゲート絶縁層409と、ソース領域及びドレイン領域として機能する不純物半導体層461の間の拡大図を示し、微結晶半導体層428a及び非晶質半導体層470について詳細に示す。
【0110】
図10(A)に示すように、TFT217においは、微結晶半導体層428a及び非晶質半導体層470の界面が略平坦とすることができる。
【0111】
また、図10(B)に示すように、微結晶半導体層428a及び非晶質半導体層470の界面が凹凸状とすることができる。しかしながら、微結晶半導体層428aの凸部は鈍角であり、凹凸差は小さい。
【0112】
微結晶半導体層428aは、ドナーとなる不純物元素を含む微結晶半導体層427aで形成される微結晶半導体と同様に形成することができる。また、微結晶半導体層428a上に非晶質半導体層470を有することで、TFT217のしきい値電圧は、TFT216のしきい値電圧よりも大きくなるため、TFTのしきい値電圧がドナーとなる不純物元素が含まれていてもよい。
【0113】
非晶質半導体層470は、アモルファスシリコン層で形成される。非晶質半導体層470には、粒径が1nm以上10nm以下、好ましくは1nm以上5nm以下の結晶粒が含まれず、非晶質半導体を含む層469と比較して、秩序性が低い半導体層である。
【0114】
微結晶半導体層428a上に非晶質半導体層470を設けることで、TFT217のしきい値電圧をTFT216のしきい値電圧より大きくすることができる。好ましくは、TFT217のしきい値電圧を正とすることができる。
【0115】
不純物半導体層459〜462は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、pチャネル型薄膜トランジスタを形成する場合は、不純物半導体層459〜462は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合領域427b、非晶質半導体を含む層469、または非晶質半導体層470と、配線451〜453とがオーミックコンタクトをする場合は、不純物半導体層459〜462を形成しなくともよい。
【0116】
また、不純物半導体層459〜462を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、混合領域427b、非晶質半導体を含む層469、または非晶質半導体層470と、不純物半導体層459〜462との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層459〜462と、混合領域427b、非晶質半導体を含む層469、または非晶質半導体層470との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
【0117】
配線451〜453は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金(ゲート電極403、404に用いることができるアルミニウム−ネオジム合金等)により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
【0118】
図8に示すように、TFT216の配線452は、ゲート絶縁層409に形成されたコンタクトホール422を介してTFT216のゲート電極403と直接接続する。直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。ゲート電極403と配線451を他の導電層、例えば透明導電層を介して接続する場合に比べて、コンタクトホールの数を低減できるため、占有面積の縮小を図ることができる。
【0119】
次に、図8のゲート電極403及び配線451の接続方法とは異なる構造について、図6及び図11を用いて示す。
【0120】
図6は、図4に示したフリップフロップ回路のレイアウト図(上面図)である。なお、図8と同様の構成に関しては、説明を省く。図6においては、第1の配線236及び第2の配線237を第3の配線238を用いて接続する。なお、第3の配線238は実施の形態4に示す画素部の画素電極と同時に形成される。
【0121】
図11では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路、例えば図6におけるTFT216及びTFT217の断面を示して、その作製工程を以下に説明する。なお、TFT216及びTFT217の断面はそれぞれ、図6中の点線A−B、及びC−Dについて示すものである。
【0122】
図11においては、絶縁層479上に絶縁層481が形成される。また、絶縁層479、481に形成されるコンタクトホールと、ゲート絶縁層409、絶縁層479、481に形成されるコンタクトホールにおいて、ゲート電極403及び配線452を接続する配線484が形成される。
【0123】
絶縁層481としては、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、シリコーン樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。また、絶縁層481は、感光性樹脂または非感光性樹脂を適宜用いることができる。なお、絶縁層481は設けなくともよい。
【0124】
配線484は、実施の形態4に示す画素電極486と同時に形成することが可能であるため、フォトマスクを追加せずとも、ゲート電極403及び配線451を接続する配線484を形成することができるため、工程数の削減によりコスト削減が可能である。
【0125】
次に、図8で示した、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するインバータ回路の断面図の作製工程を、図12及び図13を用いて説明する。なお、TFT216及びTFT217の断面はそれぞれ、図5中の点線A−B、及びC−Dについて示すものである。
【0126】
図12(A)に示すように、基板401上にゲート電極403、404を形成する。次に、ゲート電極403、404を覆ってゲート絶縁層409、第1の半導体層410を形成する。
【0127】
ゲート電極403、404は、基板401上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極403、404と、基板401との密着性向上として、上記の金属材料の窒化物層を、基板401と、ゲート電極403、404との間に設けてもよい。ここでは、基板401上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
【0128】
なお、フォトリソグラフィ工程においては、レジストを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストを印刷した後、露光することで、レジストを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。
【0129】
また、ゲート電極403、404の側面は、テーパー形状とすることが好ましい。ゲート電極403、404上には、後の工程で半導体層及び配線を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極403、404の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
【0130】
また、ゲート電極403、404を形成する工程によりゲート配線(走査線)及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極403、404とは別に設けてもよい。
【0131】
ゲート絶縁層409は、CVD法またはスパッタリング法等を用いて形成することができる。ゲート絶縁層105のCVD法による形成工程においてグロー放電プラズマの生成は、3MHzから30MHz、代表的には13.56MHz、27.12MHzの高周波電力、または30MHzより大きく300MHz程度までのVHF帯の高周波電力、代表的には60MHzを印加することで行われる。また、ゲート絶縁層409は、高周波数(1GHz以上)のマイクロ波プラズマCVD装置を用いて形成してもよい。マイクロ波プラズマCVD装置を用いて高い周波数によりゲート絶縁層409を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、HF帯の高周波電力と、VHF帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。
【0132】
また、ゲート絶縁層409として、有機シランガスを用いたCVD法により酸化シリコン層を形成することで、ゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いることができる。
【0133】
第1の半導体層410としては、ドナーとなる不純物元素を含む微結晶シリコン、ドナーとなる不純物元素を含む微結晶シリコンゲルマニウム、ドナーとなる不純物元素を含む微結晶ゲルマニウム等を用いて形成する。第1の半導体層410の厚さは、厚さ3〜100nm、好ましくは5〜50nmと薄くすることで、後に形成される第2の半導体層において、微結晶半導体で形成される複数の針状の凸部の長さを制御し、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
【0134】
第1の半導体層410は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ドナーとなる不純物元素を含む気体と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を10〜2000倍、好ましくは10〜200倍に希釈して、ドナーとなる不純物元素を含む微結晶シリコン、ドナーとなる不純物元素を含む微結晶シリコンゲルマニウム、ドナーとなる不純物元素を含む微結晶ゲルマニウム等を形成する。なお、グロー放電プラズマの生成方法は、ゲート絶縁層409の作製方法にあげた生成方法を適宜用いることができる。
【0135】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、SiH4、Si2H6、GeH4、Ge2H6等がある。
【0136】
ドナーとなる不純物元素を含む気体の代表例としては、フォスフィン(PH3)、三フッ化リン(PF3)、アルシン(AsH3)、スチビン(SbH3)等がある。
【0137】
第1の半導体層410の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第1の半導体層410の堆積速度が高まる。また、堆積速度が高まることで、第1の半導体層410に取り込まれる処理室内の不純物量が低減し、第1の半導体層410の結晶性が高まる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、表示装置の生産性を高めることができる。
【0138】
なお、ここでは、第1の半導体層410の原料ガスにドナーとなる不純物元素を含む気体を用いて、第1の半導体層410にドナーとなる不純物元素を添加したが、その代わりに、ゲート絶縁層409の表面にドナーとなる不純物元素を含む気体を曝して、ゲート絶縁層409の表面にドナーとなる不純物元素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして第1の半導体層410を形成してもよい。当該工程により、第1の半導体層410にドナーとなる不純物元素を添加することができる。
【0139】
なお、第1の半導体層410を形成する前に、CVD装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層409及び第1の半導体層410における不純物元素を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
【0140】
次に、図12(B)に示すように、第1の半導体層410上に第2の半導体層411aを形成する。ここでは、第1の半導体層410を種結晶として、部分的に結晶成長させる条件で、混合領域411b、非晶質半導体を含む層411cを有する第2の半導体層411aを形成する。
【0141】
第2の半導体層411aは、プラズマCVD装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等があるが、これに限定されず窒素を有する気体であればよい。
【0142】
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第1の半導体層410と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第1の半導体層410の堆積条件よりも、結晶成長を低減する条件とすることができる。この結果、第2の半導体層411aにおいて、混合領域411b、及び欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層411cを形成することができる。
【0143】
ここでは、微結晶半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が10〜2000倍、好ましくは10〜200倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は0〜5倍である。
【0144】
また、第2の半導体層107の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、堆積速度を高めることができる。
【0145】
第2の半導体層411aの堆積初期においては、第1の半導体層410を種結晶として、第1の半導体層410上全体に窒素を含む微結晶半導体層が堆積される(堆積初期)。この後、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長する(堆積中期)。堆積初期及び堆積中期で混合領域411bが形成される。さらに、錐形状の微結晶半導体領域の結晶成長が抑制され、非晶質半導体を含む層411cが形成される(堆積後期)。
【0146】
このことから、図8〜図11に示すドナーとなる不純物元素を含む微結晶半導体層427aは、図12(A)に示す第1の半導体層410に相当する。
【0147】
また、図8〜図11に示す混合領域427bは、図12(B)に示す第2の半導体層411aの堆積初期に形成される窒素を含む微結晶半導体層、堆積中期に形成される錐状の微結晶半導体領域及びその間を充填する非晶質半導体領域を有する層、即ち、混合領域411bに相当する。
【0148】
また、図8〜図11に示す非晶質半導体を含む層469は、図12(B)に示す第2の半導体層411aの堆積後期に形成される非晶質半導体を含む層411cに相当する。
【0149】
非晶質半導体を含む層411cは、図8に示す非晶質半導体を含む層469と同様の半導体層であり、欠陥が少なく、価電子帯のバンド端における準位のテール(裾)の傾きが急峻である秩序性の高い半導体層で形成される半導体層であるため、アモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を低減することができる。
【0150】
次に、図12(B)に示すように、第2の半導体層411上に、不純物半導体層417を形成する。
【0151】
不純物半導体層417は、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン(水素希釈またはシラン希釈)とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウムリンが添加された微結晶ゲルマニウム等を形成する。
【0152】
次に、不純物半導体層417上に、フォトリソグラフィ工程によりレジストマスク416を形成する。レジストマスク416は、後のTFT216となる領域に形成する。
【0153】
次に、レジストマスク416を用いて、第2の半導体層411、不純物半導体層417を素子毎に分離して、第2の半導体層427(ドナーとなる不純物元素を含む微結晶半導体層427a、混合領域427b、及び非晶質半導体を含む層427cの積層体)、及び不純物半導体層423を形成する。この後、レジストマスク416を除去する。
【0154】
次に、図12(D)に示すように、第3の半導体層412a、第4の半導体層412c、及び不純物半導体層418を形成し、不純物半導体層418上にレジストマスク420を形成する。
【0155】
第3の半導体層412aとして、ドナーとなる不純物元素を含む微結晶半導体層を形成する場合は、第1の半導体層412aと同様に形成することができる。
【0156】
第3の半導体層412aとして、ドナーとなる不純物元素を含まない微結晶半導体層を形成する場合は、第1の半導体層412aの原料ガスから、ドナーとなる不純物元素を含む気体を除いて微結晶半導体層を形成すればよい。
【0157】
第4の半導体層412cは、プラズマCVD装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、非晶質半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を0〜10倍、好ましくは1〜5倍に希釈して非晶質半導体層を形成することができる。
【0158】
また、不純物半導体層418は、不純物半導体層417と同様に形成することができる。
【0159】
レジストマスク420は、後のTFT217及び画素部101のTFT472となる領域に形成する。
【0160】
次に、レジストマスク420を用いて、第3の半導体層412a及び第4の半導体層412c、及び不純物半導体層418をエッチングする。この工程により、第3の半導体層412a及び第4の半導体層412c、及び不純物半導体層418を素子毎に分離し、微結晶半導体層428a及び非晶質半導体層428c、及び不純物半導体層424を形成する。なお、当該エッチングにおいて、不純物半導体層423もエッチングされるため、膜厚が薄くなった不純物半導体層425が形成される。これは、第3の半導体層412a及び第4の半導体層412c、及び不純物半導体層418を十分にエッチングして、エッチング残渣を残さないため、第3の半導体層412aのエッチングが終わった後も、オーバーエッチングする。この結果、当該オーバーエッチングにおいて、不純物半導体層423もエッチングされるためである。この後、レジストマスク420を除去する。
【0161】
次に、フォトリソグラフィ工程によりゲート絶縁層409上にレジストマスクを形成した後、当該レジストマスクを用いて、ゲート絶縁層にコンタクトホール422を形成する。(図13(A)を参照)。
【0162】
なお、コンタクトホール422は、図12に示す第1の半導体層410を形成する前に、形成してもよい。
【0163】
次に、導電層419を形成する(図13(B)を参照)。
【0164】
導電層419は、図8に示す配線451〜453と同様の材料を適宜用いることができる。導電層419は、CVD法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層319は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
【0165】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて導電層419をエッチングし、配線451〜453を形成する。導電層419のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層419が等方的にエッチングされる。その結果、配線451〜453はレジストマスクよりも内側に後退する。配線451〜453は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
【0166】
次に、レジストマスクを用いて、不純物半導体層424、425、非晶質半導体を含む層427c、非晶質半導体層428cのそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、電界緩和バッファ層として機能する非晶質半導体を含む層469、非晶質半導体層470、不純物半導体層459〜462が形成される。この後、レジストマスクを除去する。
【0167】
なお、ここでは、導電層419をウエットエッチングした後、レジストマスクを残したまま、非晶質半導体を含む層427c、非晶質半導体層428c、不純物半導体層424、425のそれぞれ一部をドライエッチングしたため、導電層419が等方的にエッチングされ、配線451〜453の側面と、ソース領域及びドレイン領域として機能する不純物半導体層459〜462の側面は一致せず、配線451〜453の側面の外側に、不純物半導体層459〜462の側面が形成される形状となる。しかしながら、導電層419をウエットエッチングした後、レジストマスクを除去し、配線451〜453をマスクとして、非晶質半導体を含む層427c、非晶質半導体層428c、不純物半導体層424、425のそれぞれ一部をドライエッチングすると、配線451〜453及び不純物半導体層459〜462の端部が略一致する構造となる。
【0168】
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む層469、非晶質半導体層470にダメージが入らず、且つ非晶質半導体を含む層469、非晶質半導体層470に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層469、非晶質半導体層470表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層469、非晶質半導体層470の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、Cl2、CF4、またはN2等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)方式、容量結合型プラズマ(CCP:Capacitively Coupled Plasma)方式、電子サイクロトン共鳴プラズマ(ECR:Electron Cyclotron Resonance)方式、反応性イオンエッチング(RIE:Reactive Ion Etching)方式等を用いることができる。
【0169】
次に、非晶質半導体を含む層469、非晶質半導体層470の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【0170】
水プラズマ処理は、反応空間に水蒸気(H2O蒸気)に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。
【0171】
上記したように、非晶質半導体を含む層469、非晶質半導体層470を形成した後に、非晶質半導体を含む層469、非晶質半導体層470にダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層469、非晶質半導体層470上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【0172】
次に、絶縁層479を形成する(図13(C)参照)。
【0173】
絶縁層479は、ゲート絶縁層409と同様に形成することができる。
【0174】
以上の工程により、薄膜トランジスタを作製することができる。また、TFT216及びTFT217で構成されるEDMOS回路を形成することができる。なお、図13(C)のA−B、C−Dの断面図は、図5で示す駆動回路の平面図におけるA−B、C−D相当する。
【0175】
次に、図11に示す駆動回路の作製工程を図12及び図14を用いて説明する。図11に示す駆動回路は、図8に示す駆動回路と比較して、ゲート電極403及び配線451が直接接せず、配線を介して電気的に接続する点が異なる。
【0176】
図12(A)乃至図13(A)を経て、ゲート絶縁層409上に第2の半導体層427、428、不純物半導体層424、425を形成した後、導電層419を形成する。なお、ここでは、導電層419を形成する前に、ゲート電極403を露出するコンタクトホールは、ゲート絶縁層109に形成しない。
【0177】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電層419をエッチングして、配線451〜453を形成する。次に、不純物半導体層424、425、及び非晶質半導体を含む層427c、非晶質半導体層428cの一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層459〜462、電界緩和バッファ層として機能する非晶質半導体を含む層469、非晶質半導体層470を形成する(図14(A)参照)。
【0178】
次に、絶縁層479を形成した後、絶縁層481を形成する。絶縁層481は平坦化層として機能するため、設けることが好ましいが、必須ではない。
【0179】
次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層481及び絶縁層479をエッチングして、コンタクトホールを形成する。次に、ゲート電極403及び配線452を接続する配線484を形成する。配線484は、実施の形態4で示す画素部の画素電極と同時に形成することが可能であるため、フォトマスク枚数を増やさずとも、ゲート電極403及び配線452を接続する配線484を形成することができる。なお、絶縁層481に感光性樹脂を用いた場合は、レジストマスクを用いず、絶縁層481を露光し現像して、絶縁層481の開口部を形成することができる。また、当該開口部を有する絶縁層481をマスクとして、絶縁層479、ゲート絶縁層409をエッチングして、コンタクトホールを形成することができる。
【0180】
以上の工程により、薄膜トランジスタを作製することができる。また、TFT216及びTFT217で構成されるEDMOS回路を形成することができる。なお、図14(B)のA−B、C−Dの断面図は、図6で示す駆動回路の平面図におけるA−B、C−D相当する。
【0181】
なお、ここでは、論理回路を構成するTFT216、TFT217の構造及び作製方法を示したが、実施の形態1及び2で示すスイッチ部またはバッファ部を構成するTFTをデプレッション型のTFT216と同様の構造とし、TFT216と同時に作製することで、オン電流が大きいTFTを設けることが可能であり、TFTの面積を縮小することが可能である。この結果、信号線駆動回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化を図ることができる。
【0182】
本実施の形態で示す、微結晶半導体をチャネル形成領域に用いる薄膜トランジスタは、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、電界効果移動度及びオン電流が高く、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、表示装置の狭額縁化が可能である。
【0183】
(実施の形態4)
本実施の形態では、駆動回路を含む表示装置における画素部の作製工程について、図15乃至図18を用いて説明する。
【0184】
はじめに、図18に示す画素の上面構造を有する表示装置の素子基板の作製方法について、図15乃至図17を用いて示す。
【0185】
まず、基板401上にゲート電極405、及び容量配線407を形成する(図15(A)を参照)。
【0186】
ゲート電極405及び容量配線407は、実施の形態3に示すゲート電極403、404に示す材料及び作製方法を適宜用いて形成する。なお、ゲート電極405及び容量配線407と、基板401との密着性向上として、上記の金属材料の窒化物層を、基板401と、ゲート電極405及び容量配線407との間に設けてもよい。ここでは、基板401上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。
【0187】
なお、ゲート電極405及び容量配線407の側面は、テーパー形状とすることが好ましい。ゲート電極405上には、後の工程で半導体層及び配線を形成するので、段差の箇所における配線切れ防止のためである。ゲート電極405、及び容量配線407の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。
【0188】
また、ゲート電極405をゲート配線(走査線)と兼ねて形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極405とは別に設けてもよい。
【0189】
次に、ゲート電極405を覆ってゲート絶縁層409、第3の半導体層412aを形成する。
【0190】
次に、図15(B)に示すように、第3の半導体層412a上に、第4の半導体層412cを形成する。第4の半導体層412c上に、不純物半導体層418を形成する。
【0191】
不純物半導体層418としては、実施の形態3に示す不純物半導体層417と同様に形成することができる。
【0192】
次に、第2のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、第3の半導体層412a、第4の半導体層412c、及び不純物半導体層418をエッチングして、微結晶半導体層430a、非晶質半導体層430c、及び不純物半導体層431を形成する。その後、レジストマスクを除去する(図15(C)を参照)。
【0193】
次に、第2の半導体層430及び不純物半導体層418を覆う導電層419を形成する(図16(A)を参照)。
【0194】
次に、第3のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、導電層419をエッチングして、配線454、455を形成する。なお、配線455は容量電極としても機能する(図16(B)を参照)。
【0195】
なお、ここでは図示しないが、図13(B)に示すように、導電層419を形成する前に、ゲート絶縁層409にコンタクトホール422を形成した場合、上述した工程と同じ工程を経て実施の形態2及び実施の形態3に示す駆動回路のTFT216のソース配線あるいはドレイン配線とゲート電極が直接接続される。
【0196】
次に、レジストマスクを用いて、不純物半導体層431の一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、ソース領域及びドレイン領域として機能する不純物半導体層463、464が形成される。なお、当該工程において、非晶質半導体層430cの一部もエッチングされる。一部エッチングされた非晶質半導体層430cを非晶質半導体層471と示す(図16(B)参照)。
【0197】
以上の工程により、薄膜トランジスタ472、及び容量素子473を作製することができる。
【0198】
本実施の形態に係る薄膜トランジスタは、液晶表示装置、発光表示装置、及び電子ペーパーに代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層479及び絶縁層481を形成する(図17(A)参照)。
【0199】
次に、配線455に達するように、絶縁層479にコンタクトホール485を形成する。このコンタクトホール485は、第4のフォトマスクを用いたフォトリソグラフィ法により形成したレジストマスクを用いて、絶縁層479及び絶縁層481それぞれの一部をエッチングすることで形成できる。その後、当該コンタクトホール485を介して配線455に接続される画素電極486を設ける。このときの図17(B)の平面図を図18に示す。
【0200】
画素電極486は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
【0201】
画素電極486は、配線454、455等と同様に、フォトリソグラフィ法を用いて形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
【0202】
また、画素電極486は、透光性を有する導電性高分子(導電性ポリマーともいう。)を含む導電性組成物を用いて形成することができる。画素電極486は、シート抵抗が10000Ω/□以下であって、且つ波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
【0203】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの2種以上の共重合体等が挙げられる。
【0204】
この後、VA(Vertical Alignment)方式の液晶表示装置においては、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式(いわゆるMVA方式)の場合、画素電極486上に所定の形状を有する突起物を形成することが好ましい。突起物は、絶縁層で形成する。
【0205】
画素電極上に突起物が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。
【0206】
また、画素電極上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。
【0207】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ表示装置に用いることが可能な素子基板を作製することができる。
【0208】
以上の工程により、表示装置の画素におけるスイッチング用の薄膜トランジスタを作製することができる。
【0209】
ここで示す薄膜トランジスタは、リーク電流を低減する構造であるため、当該素子基板を表示装置に用いることで、コントラストが高く、画質の高い表示装置を作製することができる。
【0210】
本実施の形態により、薄膜トランジスタ及び容量素子を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することにより、アクティブマトリクス型の表示装置を作製するための一方の基板とする素子基板を作製することができる。
【0211】
アクティブマトリクス型の液晶表示装置を作製する場合には、素子基板と、対向電極が設けられた対向基板との間に液晶層を設け、素子基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極を素子基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばGND、0Vなどに設定するための端子である。
【0212】
また、図18に示す画素構成に限定されず、容量配線を設けず、画素電極と、隣り合う画素のゲート配線とを絶縁膜及びゲート絶縁層を介して重ねて、容量素子を形成してもよい。この場合、容量配線を省略することができ、画素における開口率を高めることができる。
【0213】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【0214】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【0215】
また、垂直同期周期数を1.5倍、好ましくは2倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。
【0216】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【0217】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
【0218】
また、素子基板上に発光素子を設けることにより、発光表示装置や、発光装置を作製することができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0219】
なお、発光表示装置を作製する場合、有機発光素子の一方の電極(カソードとも呼ぶ)は、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電位、例えばGND、0Vなどに設定するための端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する端子を設ける。
【0220】
また、素子基板と、電極が形成された対向基板の間に、白と黒に塗り分けられた球形粒子、または、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを挟持することで、電子ペーパーを作製することができる。
【0221】
本実施の形態で得られる表示装置の画素を構成する薄膜トランジスタは、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を持続することができる。また、本実施の形態に示す薄膜トランジスタは、オフ電流を低減しつつ、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタに比べ、オン電流及び電界効果移動度を高めることが可能であり、電気的特性に優れるため、性能を落とすことなく、駆動回路における薄膜トランジスタが占める面積を縮小することができる。このため、本実施の形態で示す素子基板を用いた液晶表示装置、発光表示装置、電子ペーパー等の表示装置は、画質が良好(例えば、高コントラスト)であり、消費電力が低く、狭額縁化された表示装置を作製することができる。
【0222】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0223】
(実施の形態5)
本実施の形態では、本発明の一形態である表示装置に設けられる保護回路について図面を参照して説明する。実施の形態1の図2における保護回路134〜136に用いられる保護回路の具体的な回路構成の例について、図19を参照して説明する。以下の説明ではn型トランジスタを設ける場合についてのみ説明するが、本実施の形態はこれに限定されない。
【0224】
図19(A)に示す保護回路は、複数の薄膜トランジスタを用いた保護ダイオード501〜504を有する。保護ダイオード501は、直列に接続されたn型薄膜トランジスタ501a及びn型薄膜トランジスタ501bを有している。n型薄膜トランジスタ501aのソース電極及びドレイン電極の一方は、n型薄膜トランジスタ501a及びn型薄膜トランジスタ501bのゲート電極と接続され、且つ電位Vssに保たれている。n型薄膜トランジスタ501aのソース電極及びドレイン電極の他方は、n型薄膜トランジスタ501bのソース電極及びドレイン電極の一方に接続されている。n型薄膜トランジスタ501bのソース電極及びドレイン電極の他方は保護ダイオード502に接続されている。そして、他の保護ダイオード502〜504も保護ダイオード501と同様に、それぞれ直列に接続された複数の薄膜トランジスタを有し、且つ直列に接続された複数の薄膜トランジスタの一端は、複数の薄膜トランジスタのゲート電極と接続されている。
【0225】
なお、本実施の形態において、保護ダイオード501〜504のそれぞれが有する薄膜トランジスタの数及び極性は、図19(A)に示す構成に限定されない。例えば、保護ダイオード501は、直列に接続された三つの薄膜トランジスタにより構成されていてもよい。
【0226】
そして、保護ダイオード501〜504は順に直列に接続されており、且つ保護ダイオード502と保護ダイオード503の間は、配線505に接続されている。なお、配線505は、保護対象となる半導体素子に電気的に接続されているものである。なお、配線505と接続する配線は、保護ダイオード502と保護ダイオード503との間の配線に限定されない。即ち、配線505は、保護ダイオード501と保護ダイオード502との間に接続されていてもよいし、保護ダイオード503と保護ダイオード504との間に接続されていてもよい。
【0227】
保護ダイオード504の一端は電源電位Vddに保たれている。また、保護ダイオード501〜504のそれぞれは、逆方向バイアスの電圧がかかるように接続されている。
【0228】
なお、図19(A)に示す保護回路は、図19(B)に示すように、保護ダイオード501、502を保護ダイオード506に置換え、保護ダイオード503、504を保護ダイオード507に構成に置き換えることも可能である。
【0229】
図19(C)に示す保護回路は、保護ダイオード510、保護ダイオード511、容量素子512、容量素子513及び抵抗素子514を有する。抵抗素子514は2端子の抵抗であり、その一端には配線515から電位Vinが供給され、他端には電位Vssが供給される。抵抗素子514は、電位Vinが供給されなくなったときに配線515の電位をVssにするために設けられており、その抵抗値は配線515の配線抵抗よりも十分に大きくなるように設定する。保護ダイオード510及び保護ダイオード511は、ダイオード接続されたn型薄膜トランジスタを用いている。
【0230】
なお、図19(C)に示す保護ダイオードは、更に複数の薄膜トランジスタを直列に接続したものであってもよい。
【0231】
図19(D)に示す保護回路は、保護ダイオード510及び保護ダイオード511を、それぞれ2つのn型薄膜トランジスタで代用したものである。
【0232】
なお、図19(C)及び図19(D)に示す保護回路は、保護ダイオードとしてダイオード接続されたn型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。
【0233】
また、図19(E)に示す保護回路は、保護ダイオード520〜527と、抵抗素子528と、を有する。抵抗素子528は配線529Aと配線529Bの間に直列に接続されている。保護ダイオード520〜527のそれぞれは、ダイオード接続されたn型薄膜トランジスタを用いている。
【0234】
保護ダイオード520と保護ダイオード521は直列に接続されており、一端は電位Vssに保持され、他端は電位Vinの配線529Aに接続されている。保護ダイオード522と保護ダイオード523は直列に接続されており、一端は電位Vddに保持され、他端は電位Vinの配線529Aに接続されている。保護ダイオード524と保護ダイオード525は直列に接続されており、一端は電位Vssに保持され、他端は電位Voutの配線529Bに接続されている。保護ダイオード526と保護ダイオード527は直列に接続されており、一端は電位Vddに保持され、他端は電位Voutの配線529Bに接続されている。
【0235】
また、図19(F)に示す保護回路は、抵抗素子530と、抵抗素子531と、保護ダイオード532と、を有する。図19(F)では、保護ダイオード532としてダイオード接続されたn型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されない。ダイオード接続された複数の薄膜トランジスタを用いてもよい。抵抗素子530と、抵抗素子531と、保護ダイオード532とは、配線533に直列に接続されている。
【0236】
抵抗素子530及び抵抗素子531によって、配線533の電位の急激な変動を緩和し、半導体素子の劣化または破壊を防止することができる。また、保護ダイオード532によって、電位の変動により配線533に逆方向バイアスの電流が流れることを防止することができる。
【0237】
なお、抵抗素子のみを配線に直列に接続する場合には、配線の電位の急激な変動を緩和し、半導体素子が劣化し、または破壊されることを防止できる。また、保護ダイオードのみを配線に直列に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐことができる。
【0238】
ここで、図19に示す保護回路が動作する場合について考える。このとき、保護ダイオード501、502、506、511、520、521、524、525のソース電極及びドレイン電極において、電位Vssに保持される側がドレイン電極である。また他方はソース電極となる。保護ダイオード503、504、507、510、522、523、526、527のソース電極及びドレイン電極において、電位Vddに保持される側をソース電極とし、他方がドレイン電極となる。また、保護ダイオードを構成する薄膜トランジスタのしきい値電圧をVthと示す。
【0239】
また、保護ダイオード501、502、506、511、520、521、524、525は電位Vinが電位Vssより高いときに逆バイアスの電圧がかかり、電流が流れにくい。一方、保護ダイオード503、504、507、510、522、523、526、527は、電位Vinが電位Vddより低いときに逆方向バイアスの電圧がかかり、電流が流れにくい。
【0240】
ここでは、電位Voutが概ね電位Vssと電位Vddの間となるように設けられた保護回路の動作について説明する。
【0241】
まず、電位Vinが電位Vddよりも高い場合を考える。電位Vinが電位Vddよりも高い場合、保護ダイオード503、504、507、510、522、523、526、527のゲート電極とソース電極間の電位差Vgs=Vin−Vdd>Vthのときに、当該n型薄膜トランジスタはオンする。ここでは、Vinが異常に高い場合を想定しているため、当該n型薄膜トランジスタはオンする。このとき、保護ダイオード501、502、506、511、520、521、524、525が有するn型薄膜トランジスタは、オフする。そうすると、保護ダイオード503、504、507、510、522、523、526、527を介して、配線505、508、515、529A、529Bの電位がVddとなる。従って、ノイズ等により電位Vinが電位Vddよりも異常に高くなったとしても、配線505、508、515、529A、529Bの電位は、電位Vddよりも高くなることはない。
【0242】
一方で、電位Vinが電位Vssよりも低い場合には、保護ダイオード501、502、506、511、520、521、524、525のゲート電極とソース電極間の電位差Vgs=Vss−Vin>Vthのときに、当該n型薄膜トランジスタはオンする。ここでは、Vinが異常に低い場合を想定しているため、n型薄膜トランジスタはオンする。このとき、保護ダイオード503、504、507、510、522、523、526、527が有するn型薄膜トランジスタはオフする。そうすると、保護ダイオード501、502、506、511、520、521、524、525を介して、配線505、508、515、529A、529Bの電位がVssとなる。従って、ノイズ等により、電位Vinが電位Vssより異常に低くなったとしても、配線505、508、515、529A、529Bの電位は、電位Vssよりも低くなることはない。さらに、容量素子512、513は、入力電位Vinが有するパルス状のノイズを鈍らせ、ノイズによる電位の急峻な変化を緩和する働きをする。
【0243】
なお、電位Vinが、Vss−VthからVdd+Vthの間の場合には、すべての保護ダイオードが有するn型薄膜トランジスタがオフとなり、電位Vinが電位Voutとして出力される。
【0244】
以上説明したように保護回路を配置することで、配線505、508、515、529A、529Bの電位は、概ね電位Vssと電位Vddの間に保たれることになる。従って、配線505、508、515、529A、529Bがこの範囲から大きく外れる電位となることを防止することができる。つまり、配線505、508、515、529A、529Bが異常に高い電位または異常に低い電位となることを防止し、当該保護回路の後段の回路が破壊されまたは劣化することを防止し、後段の回路を保護することができる。
【0245】
さらに、図19(C)に示すように、入力端子に抵抗素子514を有する保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定(ここでは電位Vss)とすることができる。つまり信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子514の抵抗値が配線抵抗に対して十分に大きいので、信号の入力時に、配線に与えられる信号が電位Vssまで降下することを防止することができる。
【0246】
以上説明したように保護回路を配置することで、配線515の電位は、電位Vssと電位Vddの間に概ね保たれることになる。従って、配線515がこの範囲から大きくはずれた電位となることを防止することができ、当該保護回路の後段の回路(入力部がVoutに電気的に接続された回路)を破壊または劣化から保護することができる。さらに、入力端子に保護回路を設けることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定(ここでは電位Vss)に保つことができる。つまり、信号が入力されていないときは、配線同士をショートさせることができるショートリングとしての機能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子514の抵抗値が十分に大きいので、信号の入力時には、配線515に与えられる信号の電位の低下を防止できる。
【0247】
なお、本実施の形態に用いられる保護回路は図19に示す構成に限定されるものではなく、同様の働きをする回路構成であれば、適宜設計変更が可能である。
【0248】
また、本実施の形態の保護回路が有する保護ダイオードとしては、ダイオード接続された薄膜トランジスタを用いることができる。保護回路に上記実施の形態に示す薄膜トランジスタを用いることで、保護回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化を図ることができる。
【0249】
(実施の形態6)
本実施の形態では、本発明の一形態である表示装置の端子部について、図20を参照して説明する。
【0250】
図20(A1)、図20(A2)は、素子基板におけるゲート配線端子部の上面図及び断面図をそれぞれ示している。図20(A1)は図20(A2)中のX1−X2線に沿った断面図に相当する。図20(A1)において、絶縁層544上に形成される透明導電層545は、入力端子として機能する端子電極である。また、図20(A1)において、端子部では、ゲート配線と同じ材料で形成される第1の端子540と、ソース配線と同じ材料で形成される接続電極543とがゲート絶縁層409を介して重なり、これらは透明導電層545を介して(少なくとも電気的に)接続されている。
【0251】
また、図20(B1)、及び図20(B2)は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図20(B1)は図21(B2)中のY1−Y2線に沿った断面図に相当する。図20(B1)において、絶縁層544上に形成される透明導電層545は、入力端子として機能する端子電極である。また、図20(B1)において、端子部では、ゲート配線と同じ材料で形成される電極547が、ソース配線と(少なくとも電気的に)接続される第2の端子541の下方にゲート絶縁層409を介して重なる。電極547は第2の端子541とは電気的に接続しておらず、電極547を第2の端子541と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第2の端子541は、透明導電層545と電気的に接続している。
【0252】
ゲート配線、ソース配線、及び容量配線は、画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第2の端子、容量配線と同電位の第3の端子等が複数並べられて配置されている。それぞれの端子は、任意の数で設ければ良いものとし、実施者が適宣決定すれば良い。
【0253】
本実施の形態にて説明した端子部とFPC端子部は、異方性導電ペースト等を介して接続される。これにより、外部からの信号及び電力の供給が可能になる。
【0254】
(実施の形態7)
次に、上記実施の形態にて説明した液晶表示装置及び発光表示装置に搭載する表示パネルまたは発光パネルの一形態について、図面(断面図)を参照して説明する。
【0255】
本発明の一態様である液晶表示装置及び発光装置の外観について、図21及び図22を参照して説明する。図21(A)は、第1の基板601上に形成された微結晶半導体層を有する薄膜トランジスタ610及び液晶素子613を、第2の基板606との間にシール材605によって封止した、液晶表示パネルの上面図を示す。図21(B)は、図21(A)のK−Lにおける断面図に相当する。
【0256】
液晶表示装置は、各画素に液晶素子を有する。液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界(横方向の電界、縦方向の電界または斜め方向の電界を含む)によって制御される。なお、液晶素子とその駆動モードとしては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、ライオトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶(PDLC)、バナナ型液晶、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)、ASV(Advanced Super View)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、ゲストホストモード等を用いることができる。ただし、これに限定されず、液晶素子として様々なものを用いることができる。
【0257】
液晶層は、配向膜を用いないブルー相を示す液晶を用いて形成してもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、狭い温度範囲でしか発現しないため、温度範囲を改善するために、5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層に適用する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μs〜100μsと短く、光学的に等方性であるため配向処理が不要であり、視野角依存性が小さい。
【0258】
第1の基板601上に設けられた画素部602及び走査線駆動回路604を囲んで、シール材605が設けられている。また、画素部602及び走査線駆動回路604の上に第2の基板606が設けられている。よって画素部602及び走査線駆動回路604は、第1の基板601とシール材605と第2の基板606とによって、液晶層608と共に封止されている。また、第1の基板601上のシール材605によって囲まれている領域内には信号線駆動回路603が設けられている。なお、信号線駆動回路603は、別途用意された基板上に多結晶半導体層を有する薄膜トランジスタにより設けられたものであってもよい。なお、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせてもよい。
【0259】
第1の基板601上に設けられた画素部602は、複数の薄膜トランジスタを有しており、図21(B)には、画素部602に含まれる薄膜トランジスタ610を例示している。また、走査線駆動回路604も、複数の薄膜トランジスタを有しており、図21(B)では、信号線駆動回路603に含まれる薄膜トランジスタ609を例示している。薄膜トランジスタ610は微結晶半導体層を用いた薄膜トランジスタに相当する。
【0260】
また、液晶素子613が有する画素電極612は、薄膜トランジスタ610と配線618を介して電気的に接続されている。さらに、配線618は引き回し配線614と電気的に接続されている。そして、液晶素子613の対向電極617は第2の基板606上に設けられている。画素電極612と対向電極617と液晶層608が重なっている部分が、液晶素子613に相当する。
【0261】
なお、第1の基板601及び第2の基板606の材料としては、ガラス、金属(代表的にはステンレス)、セラミックスまたはプラスチック等を用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルム、ポリエステルフィルム、またはアクリル樹脂フィルム等を用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
【0262】
また、スペーサ611はビーズスペーサであり、画素電極612と対向電極617との間の距離(セルギャップ)を一定に制御するために設けられている。なお、スペーサ611のビーズスペーサに代えて、絶縁層を選択的にエッチングすることで得られるスペーサ(ポストスペーサ)を用いていてもよい。
【0263】
また、信号線駆動回路603と、走査線駆動回路604及び画素部602に与えられる各種の信号(電位)は、FPC607(Flexible Printed Circuit)から引き回し配線614を介して供給される。
【0264】
本実施の形態では、接続端子616が、液晶素子613が有する画素電極612と同じ導電層から形成されている。また、引き回し配線614は、配線618と同じ導電層で形成されている。
【0265】
接続端子616とFPC607が有する端子は、異方性導電層619を介して電気的に接続されている。
【0266】
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜及び偏光板を有し、更にカラーフィルタや遮光層等を有していてもよい。
【0267】
また、発光素子の射出面に偏光板、円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)またはカラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。
【0268】
図22は、本発明の一態様である発光装置の一例を示す。図22は、図21と異なる部分についてのみ符号を付している。発光装置としては、エレクトロルミネッセンスを利用する発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0269】
有機EL素子は、発光素子に電圧を印加することにより、キャリア(電子及び正孔)が一対の電極からそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらのキャリア(電子及び正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、そのキャリアが励起状態から基底状態に戻る際に発光する。このような発光素子は、そのメカニズムから、電流励起型の発光素子と呼ばれる。
【0270】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有し、発光メカニズムはドナー準位とアクセプタ準位を利用するドナー−アクセプタ再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを一対の電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【0271】
なお、ここでは、発光素子として有機EL素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、上記の実施の形態にて説明した作製方法を適用した薄膜トランジスタを用いて説明する。
【0272】
まず、基板上に薄膜トランジスタ621、622を形成する。薄膜トランジスタ621、622上には保護層として機能する絶縁層を形成する。該絶縁層は、無機材料により形成される絶縁層623と有機材料により形成される絶縁層624を積層して形成するとよく、有機材料により形成される絶縁層により上面を平坦化するとよい。ここで、無機材料としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いるとよい。有機材料としては、アクリル、ポリイミド若しくはポリアミド等の有機樹脂またはシロキサンを用いるとよい。
【0273】
有機材料により形成される絶縁層624上には、導電層を設ける。この導電層を第1の導電層625とする。第1の導電層は、画素電極として機能する。画素の薄膜トランジスタがn型薄膜トランジスタの場合には、画素電極として陰極を形成することが好ましいが、p型薄膜トランジスタの場合には、陽極を形成することが好ましい。画素電極として陰極を形成する場合には、仕事関数が小さい材料、例えば、Ca、Al、MgAg、AlLi等を用いればよい。
【0274】
次に、第1の導電層625の側面(端部)及び有機材料により形成される絶縁層624上に隔壁626を形成する。隔壁626は開口部を有し、該開口部において第1の導電層625が露出されている。該隔壁626は、有機樹脂層、無機絶縁層または有機ポリシロキサンを用いて形成する。特に好ましくは、感光性の材料を用いて隔壁を形成し、第1の導電層625上の隔壁626を露光して開口部を形成することで、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0275】
次に、隔壁626の開口部において第1の導電層625と接するように、発光層627を形成する。発光層627は、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。
【0276】
そして、発光層627を覆うように、第2の導電層628を形成する。第2の導電層628は共通電極と呼ばれる。陰極材料により第1の導電層625を形成する場合には、陽極材料により第2の導電層628を形成する。第2の導電層628は、透光性を有する導電性材料を用いた透光性導電層で形成することができる。第2の導電層628として、窒化チタン層またはチタン層を用いてもよい。ここでは、第2の導電層628としてインジウム錫酸化物(ITO)を用いる。隔壁の開口部において、第1の導電層625と発光層627と第2の導電層628が重なり合うことで、発光素子630が形成される。この後、発光素子630に酸素、水素、水分または二酸化炭素等が侵入しないように、隔壁626及び第2の導電層628上に保護層を形成することが好ましい。保護層としては、窒化シリコン層、窒化酸化シリコン層及びDLC層等を用いることができる。更に好ましくは、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(紫外線硬化樹脂フィルム等)またはカバー材により更なるパッケージング(封入)をする。
【0277】
発光素子630は、発光を取り出すために、少なくとも陽極または陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ621、622及び発光素子630を形成し、基板とは逆側の面から発光を取り出す上面射出構造、基板側の面から発光を取り出す下面射出構造、及び基板側及び基板とは反対側の面の双方から発光を取り出す両面射出構造の発光素子がある。本発明の一態様である発光装置では、上記の射出構造のいずれも適用することができる。
【0278】
なお、上面射出構造の発光素子630では、陰極上に発光層及び陽極が順に積層されている。陰極は仕事関数が小さく、且つ光を反射する導電性材料(例えば、Ca、Al、MgAg、AlLi等)により形成すればよい。そして、発光層は複数の層で構成されている場合には、例えば、陰極上に、電子注入層、電子輸送層、発光層、ホール輸送層またはホール注入層の順に積層して形成する。なお、これらの層を全て設ける必要はない。陽極は光を透過する透光性の導電性材料を用いて形成し、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電層を用いてもよい。発光層から発生される光は、陽極側に射出される。
【0279】
下面射出構造の発光素子630では、陰極上に発光層及び陽極が順に積層されている。なお、陽極が透光性を有する場合、陽極を覆うように光を反射または遮蔽するための遮光層が設けられているとよい。陰極は、上面射出構造の場合と同様に、仕事関数が小さい材料により形成された導電層であればよく、公知の材料を用いればよい。ただし、その厚さは光を透過する程度(好ましくは、5nm以上30nm以下程度)とする。例えば、20nmの厚さを有するアルミニウムを、陰極として用いることができる。そして、発光層は、上面射出構造の場合と同様に、単一の層で構成されていても、複数の層が積層されて構成されていてもよい。陽極は光を透過する必要はないが、上面射出構造の場合と同様に、透光性の導電性材料を用いて形成することもできる。そして、遮光層は、例えば、光を反射する金属層等または黒の顔料を添加した樹脂等を用いてもよい。発光層から発生される光は、陰極側に射出される。
【0280】
なお、発光素子630が有する画素電極は、薄膜トランジスタ622のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして、本実施の形態では、発光素子630の共通電極と透光性を有する導電性の材料層が電気的に接続されている。
【0281】
また、発光素子630の構成は、本実施の形態に示した構成に限定されない。発光素子630の構成は、発光素子630から取り出す光の方向や、薄膜トランジスタ622の極性等に合わせて、適宜変更することができる。
【0282】
なお、発光素子630が上面射出構造の場合、発光素子630からの光の取り出し方向に位置する基板である第2の基板は透光性の基板でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルム等の透光性を有する材料からなる基板を用いる。
【0283】
また2つの基板間に配される充填材631としては、窒素やアルゴン等の不活性な気体、紫外線硬化樹脂または熱硬化樹脂等を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)等を用いることができる。ここでは、例えば窒素を用いるとよい。
【0284】
なお、本実施の形態では、発光素子630の駆動を制御する薄膜トランジスタ622(駆動用トランジスタ)と発光素子とが直接的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されていてもよい。
【0285】
なお、本実施の形態で説明した発光装置は、図示した構成に限定されるものではなく、技術的思想に基づいた各種の変形が可能である。
【0286】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる。
【0287】
(実施の形態8)
上記実施の形態に示す薄膜トランジスタを有する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機等が挙げられる。
【0288】
上記実施の形態に示す薄膜トランジスタを有する半導体装置は、電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図23(A)に示す。
【0289】
図23(A)は、電子書籍の一例を示している。図23(A)に示す電子書籍は、筐体1700及び筐体1701の2つの筐体で構成されている。筐体1700及び筐体1701は、蝶番1704により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【0290】
筐体1700には表示部1702が組み込まれ、筐体1701には表示部1703が組み込まれている。表示部1702及び表示部1703は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図23(A)では表示部1702)に文章を表示し、左側の表示部(図23(A)では表示部1703)に画像を表示することができる。
【0291】
また、図23(A)では、筐体1700に操作部等を備えた例を示している。例えば、筐体1700は、電源入力端子1705、操作キー1706、スピーカ1707等を備えている。操作キー1706により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、及びUSBケーブル等の各種ケーブルと接続可能な端子等)、記録媒体挿入部等を備える構成としてもよい。さらに、図23(A)に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【0292】
また、図23(A)に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データ等を購入し、ダウンロードする構成とすることもできる。
【0293】
図23(B)は、デジタルフォトフレームの一例を示している。例えば、図23(B)に示すデジタルフォトフレームは、筐体1711に表示部1712が組み込まれている。表示部1712は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【0294】
なお、図23(B)に示すデジタルフォトフレームは、操作部、外部接続用端子(USB端子、USBケーブル等の各種ケーブルと接続可能な端子等)、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部1712に表示させることができる。
【0295】
また、図23(B)に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【0296】
図23(C)は、テレビジョン装置の一例を示している。図23(C)に示すテレビジョン装置は、筐体1721に表示部1722が組み込まれている。表示部1722により、映像を表示することが可能である。また、ここでは、スタンド1723により筐体1721を支持した構成を示している。表示部1722は、実施の形態6及び実施の形態7に示した表示装置を適用することができる。
【0297】
図23(C)に示すテレビジョン装置の操作は、筐体1721が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部1722に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【0298】
なお、図23(C)に示すテレビジョン装置は、受信機やモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士等)の情報通信を行うことも可能である。
【0299】
図23(D)は、携帯電話機の一例を示している。図23(D)に示す携帯電話機は、筐体1731に組み込まれた表示部1732の他、操作ボタン1733、操作ボタン1737、外部接続ポート1734、スピーカ1735、及びマイク1736等を備えている。
【0300】
図23(D)に示す携帯電話機は、表示部1732がタッチパネルになっており、指等の接触により、表示部1732の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部1732を指等で接触することにより行うことができる。
【0301】
表示部1732の画面は主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合した表示+入力モードである。
【0302】
例えば、電話の発信、或いはメールを作成する場合には、表示部1732を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部1732の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
【0303】
また、図23(D)に示す携帯電話機の内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き(縦または横)を判別して、表示部1732の表示情報を自動的に切り替える構成とすることもできる。
【0304】
また、画面モードの切り替えは、表示部1732への接触、または筐体1731の操作ボタン1737の操作により行われる。また、表示部1732に表示される画像の種類によって切り替える構成とすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。
【0305】
また、入力モードにおいて、表示部1732の光センサで検出される信号を検知し、表示部1732のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【0306】
表示部1732は、イメージセンサとして機能させることもできる。例えば、表示部1732を掌や指で触れ、掌紋及び指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈等を撮像することもできる。
【0307】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【特許請求の範囲】
【請求項1】
第1の逆スタガ型薄膜トランジスタ及び第2の逆スタガ型薄膜トランジスタにより構成されるEDMOS回路を有する論理回路部を有し、
前記第1の逆スタガ型薄膜トランジスタは、第1のゲート電極、ゲート絶縁層、第1の半導体層、第1の一対の不純物半導体層、及び第1の一対の配線を有し、
前記第1の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、
前記第2の逆スタガ型薄膜トランジスタは、第2のゲート電極、ゲート絶縁層、第2の半導体層、第2の一対の不純物半導体層、及び第2の一対の配線を有し、
前記第2の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されていることを特徴とする表示装置。
【請求項2】
スイッチ部またはバッファ部と、論理回路部と、を有し、
前記論理回路部は、第1の逆スタガ型薄膜トランジスタ及び第2の逆スタガ型薄膜トランジスタにより構成されるEDMOS回路を有し、
前記スイッチ部またはバッファ部は、第3の逆スタガ型薄膜トランジスタを有し、
前記第1の逆スタガ型薄膜トランジスタは、第1のゲート電極、ゲート絶縁層、第1の半導体層、第1の一対の不純物半導体層、及び第1の一対の配線を有し、
前記第1の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、
前記第2の逆スタガ型薄膜トランジスタは、第2のゲート電極、ゲート絶縁層、第2の半導体層、第2の一対の不純物半導体層、及び第2の一対の配線を有し、
前記第2の半導体層は、微結晶半導体層と、非晶質半導体層とが積層され、
前記第3の逆スタガ型薄膜トランジスタは、第3のゲート電極、ゲート絶縁層、第3の半導体層、第3の一対の不純物半導体層、及び第3の一対の配線を有し、
前記第3の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層されていることを特徴とする表示装置。
【請求項3】
請求項1または2において、画素部を有し、前記画素部に第4の逆スタガ型薄膜トランジスタと、前記第4の逆スタガ型薄膜トランジスタの配線に接続する画素電極と、
を有することを特徴とする表示装置。
【請求項4】
請求項1乃至3のいずれか一項において、前記第1の逆スタガ型薄膜トランジスタ乃至前記第4の逆スタガ型薄膜トランジスタは、同じ極性であることを特徴とする表示装置。
【請求項5】
請求項1乃至4のいずれか一項において、前記第1の逆スタガ型薄膜トランジスタは、デプレッション型の薄膜トランジスタであり、前記第2の逆スタガ型薄膜トランジスタはエンハンスメント型の薄膜トランジスタであることを特徴とする表示装置。
【請求項6】
請求項1乃至5のいずれか一において、
前記混合領域に微結晶半導体領域を有し、前記微結晶半導体領域は、断面形状が錐形であることを特徴とする表示装置。
【請求項1】
第1の逆スタガ型薄膜トランジスタ及び第2の逆スタガ型薄膜トランジスタにより構成されるEDMOS回路を有する論理回路部を有し、
前記第1の逆スタガ型薄膜トランジスタは、第1のゲート電極、ゲート絶縁層、第1の半導体層、第1の一対の不純物半導体層、及び第1の一対の配線を有し、
前記第1の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、
前記第2の逆スタガ型薄膜トランジスタは、第2のゲート電極、ゲート絶縁層、第2の半導体層、第2の一対の不純物半導体層、及び第2の一対の配線を有し、
前記第2の半導体層は、微結晶半導体層と、非晶質半導体層とが積層されていることを特徴とする表示装置。
【請求項2】
スイッチ部またはバッファ部と、論理回路部と、を有し、
前記論理回路部は、第1の逆スタガ型薄膜トランジスタ及び第2の逆スタガ型薄膜トランジスタにより構成されるEDMOS回路を有し、
前記スイッチ部またはバッファ部は、第3の逆スタガ型薄膜トランジスタを有し、
前記第1の逆スタガ型薄膜トランジスタは、第1のゲート電極、ゲート絶縁層、第1の半導体層、第1の一対の不純物半導体層、及び第1の一対の配線を有し、
前記第1の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層され、
前記第2の逆スタガ型薄膜トランジスタは、第2のゲート電極、ゲート絶縁層、第2の半導体層、第2の一対の不純物半導体層、及び第2の一対の配線を有し、
前記第2の半導体層は、微結晶半導体層と、非晶質半導体層とが積層され、
前記第3の逆スタガ型薄膜トランジスタは、第3のゲート電極、ゲート絶縁層、第3の半導体層、第3の一対の不純物半導体層、及び第3の一対の配線を有し、
前記第3の半導体層は、ドナーとなる不純物元素を含む微結晶半導体層と、混合領域と、非晶質半導体を含む層とが積層されていることを特徴とする表示装置。
【請求項3】
請求項1または2において、画素部を有し、前記画素部に第4の逆スタガ型薄膜トランジスタと、前記第4の逆スタガ型薄膜トランジスタの配線に接続する画素電極と、
を有することを特徴とする表示装置。
【請求項4】
請求項1乃至3のいずれか一項において、前記第1の逆スタガ型薄膜トランジスタ乃至前記第4の逆スタガ型薄膜トランジスタは、同じ極性であることを特徴とする表示装置。
【請求項5】
請求項1乃至4のいずれか一項において、前記第1の逆スタガ型薄膜トランジスタは、デプレッション型の薄膜トランジスタであり、前記第2の逆スタガ型薄膜トランジスタはエンハンスメント型の薄膜トランジスタであることを特徴とする表示装置。
【請求項6】
請求項1乃至5のいずれか一において、
前記混合領域に微結晶半導体領域を有し、前記微結晶半導体領域は、断面形状が錐形であることを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2011−9734(P2011−9734A)
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願番号】特願2010−122392(P2010−122392)
【出願日】平成22年5月28日(2010.5.28)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願日】平成22年5月28日(2010.5.28)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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