【課題】相互に特性が異なる複数種類のＭＯＳトランジスタを有する半導体装置の製造方法において、工程数を削減でき、製品コストの増加を抑制する。
【解決手段】高速トランジスタ形成領域ＨＳｎ、低リークトランジスタ形成領域ＬＬｎ及び中電圧トランジスタ形成領域ＭＶｎにゲート電極９ａ，９ｂ，９ｃを形成する。その後、トランジスタ形成領域ＭＶｎを覆うフォトレジスト膜３１を形成する。そして、フォトレジスト膜３１及びゲート電極９ａ，９ｂをマスクとして半導体基板１に不純物をイオン注入し、ｐ型ポケット領域４２，５２、エクステンション領域４３及び不純物領域５３を形成する。次いで、トランジスタ形成領域ＨＳｎを覆うフォトレジスト膜を形成する。そして、このフォトレジスト膜、ゲート電極９ｂ，９ｃをマスクとして半導体基板１に不純物をイオン注入し、不純物領域及びエクステンション領域を形成する。 （もっと読む）

【課題】薄膜の応力を用いて、トランジスタのしきい値電圧を変化させる。
【解決手段】第１のチャネル形成領域を有する第１の半導体層と、第２のチャネル形成領域を有する第２の半導体層に対して、それらの上に形成された薄膜の応力を用いて、トランジスタのしきい値電圧を異ならせることができる。これらを電気的に接続することで、Ｅ／Ｄ ＭＯＳ回路を提供できる。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）

【課題】大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子であっても、その影響を受けずに動作するような半導体素子の提供すること。また、そのような半導体素子を搭載し、薄膜半導体回路及び薄膜半導体装置を提供すること。さらに、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体素子を提供する。
【解決手段】ドレイン領域１１４、１１７側の半導体層の低濃度不純物領域と重なるように形成した複数のゲート電極１０２を有し、それぞれのゲート電極１０２が形成するチャネル領域１２２、１２３に流れる電流の向きが一方向と一方向と反対の方向となるようにそれぞれのゲート電極１０２に対応するソース領域１１５、１１６とドレイン領域１１４、１１７を形成し、一方向に電流が流れるチャネル領域１２２と一方向と反対の方向に電流が流れるチャネル領域１２３の数が等しい薄膜トランジスタ。 （もっと読む）

【課題】工程数やコストを増加させることなく、信頼性の高い高耐圧ｐチャネル型トランジスタが形成された半導体装置を提供する。
【解決手段】主表面を有し、かつ内部にｐ型領域を有する半導体基板ＳＵＢと、ｐ型領域ＰＳＲ上であって主表面に配置された、ドレイン電極ＤＲを取り出すための第１のｐ型不純物領域ＰＲを有するｐ型ウェル領域ＰＬＤと、主表面に沿う方向に関してｐ型ウェル領域ＰＬＤと接するように配置された、ソース電極ＳＯを取り出すための第２のｐ型不純物領域ＰＲを有するｎ型ウェル領域ＮＷＲと、主表面に沿う方向に関して、第１のｐ型不純物領域ＰＲと第２のｐ型不純物領域ＰＲとの間に配置されたゲート電極ＧＥと、ｎ型ウェル領域ＮＷＲの上に配置された、主表面に沿って延びるｐ型埋め込みチャネルＰＰＲとを含んでいる。上記ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＬＤとの境界部は、ゲート電極ＧＥの、第１のｐ型不純物領域ＰＲに近い側の端部よりも、第１のｐ型不純物領域ＰＲに近い位置に配置される。 （もっと読む）

【課題】複数の有機ＥＬ素子への供給電流ばらつきを低減する。
【解決手段】有機ＥＬ素子５０と電源ラインＶＬとの間に、電源ラインＶＬから供給する電流量を制御する素子駆動用ＴＦＴ２０を備え、ＴＦＴ２０のチャネル長方向を、画素の長手方向、又はＴＦＴ２０を制御するスイッチング用ＴＦＴ１０にデータ信号を供給するデータラインＤＬの延在方向、又はＴＦＴ２０の能動層１６を多結晶化するためのレーザアニールの走査方向に平行な方向に配置する。さらに電源ラインＶＬとＴＦＴ２０の間にＴＦＴ２０と逆特性の補償用ＴＦＴ３０を備えていても良い。 （もっと読む）

【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

【課題】同一基板上にゲート絶縁膜が厚いＭＯＳトランジスタと薄いＭＯＳトランジスタとを有する半導体装置の新規な製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の第１活性領域上に第１ゲート絶縁膜を、第２活性領域上にそれより薄い第２の膜厚の第２ゲート絶縁膜を酸化シリコンを含む材料で形成する工程と、第１及び第２ゲート絶縁膜を覆うポリシリコン膜をパターニングして第１及び第２ゲート絶縁膜上それぞれに第１及び第２ゲート電極を形成する工程と、第１及び第２ゲート電極を覆う絶縁膜を異方性エッチングして第１及び第２ゲート電極の側面にサイドウォール絶縁膜を残す工程と、第１ゲート電極側面上のサイドウォール絶縁膜を除去する工程と、第１ゲート電極の側面上のサイドウォール絶縁膜が除去された半導体基板を酸化雰囲気中で熱処理する工程とを有する。 （もっと読む）

【課題】半導体基板上の所定の領域内の窒化膜を、当該領域へのダメージを抑制しつつ選択的に除去することにより、信頼性の高い半導体装置を実現する。
【解決手段】半導体装置の製造方法は、半導体基板上の第１領域の全域を覆い、第２領域内の所定領域を覆う窒化膜を形成する工程と、窒化膜の全表面に酸化皮膜を形成する酸化皮膜形成工程と、この後、第１領域上を被覆し、第２領域上の所定の酸化膜形成対象領域を被覆しないパターンのレジスト膜を前記窒化膜上に形成する工程と、ふっ酸液によるウェットエッチングによって、酸化膜形成対象領域の窒化膜の表面に形成された酸化皮膜を選択的に除去して前記窒化膜を露出させるふっ酸エッチング工程と、レジスト膜を剥離する工程と、高温のリン酸液によって露出した窒化膜を除去する工程と、窒化膜が除去された酸化膜形成対象領域の基板表面に熱酸化による酸化膜を形成する工程とを含む。 （もっと読む）

【課題】本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図る。
【解決手段】
一つの活性層２０４を挟んで二つの触媒元素導入領域２０１、２０２を配置して結晶化を行い、触媒元素導入領域２０１からの結晶成長と、触媒元素導入領域２０２からの結晶成長とがぶつかる境界部２０５をソース領域またはドレイン領域となる領域２０４ｂに形成する。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】微細構造を有する半導体装置において、ゲート長の最適化が可能な半導体装置を提供する。
【解決手段】基体上に形成された高誘電率材料からなるゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサ２１とを備える半導体装置１０を構成する。そして、第１導電型のトランジスタ及び第２導電型のトランジスタのいずれか一方にメタルゲート電極側壁とサイドウォールスペーサ２１内壁との間に形成されたオフセットスペーサ１９が形成される。或いは、第１導電型のトランジスタと第２導電型のトランジスタとに、厚さの異なるオフセットスペーサ１９が形成される。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】信頼性及び色再現性の高い電子装置を提供する。
【解決手段】単結晶半導体基板１１上にスイッチング用ＦＥＴ２０１及び電流制御用ＦＥＴ２０２を形成し、電流制御用ＦＥＴ２０２にＥＬ素子２０３が電気的に接続された画素構造とする。電流制御用ＦＥＴ２０２は画素間での特性ばらつきが極めて小さく、色再現性の高い画像を得ることができる。電流制御用ＦＥＴ２０２にホットキャリア対策を施すことで信頼性の高い電子装置が得られる。 （もっと読む）

【課題】素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにする。
【解決手段】
半導体装置の製造方法において、まず第１のゲート電極１３４及び第２のゲート電極１４４を覆うように、第１の絶縁膜１５１及び第２の絶縁膜１５２を順次形成する。この後、第２の絶縁膜１５２における第１の領域１０３の上に形成された部分を除去する。この後、基板１０１の上に第３の絶縁膜１５３を形成する。この後、第２の絶縁膜１５２及び第３の絶縁膜１５３を選択的に除去することにより、第１のゲート電極１３４の側面上に第３の絶縁膜１５３からなる第１の外側サイドウォール１３６を形成し、第２のゲート電極１４４の側面上に第２の絶縁膜１５２及び第３の絶縁膜１５３からなる第２の外側サイドウォール１４６を形成する。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２の不純物層及び第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】トランジスタのチャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。 （もっと読む）

【課題】第１，第２のゲート電極の実効ゲート長が短くなることを防止する。
【解決手段】第１のＭＩＳトランジスタｎＴｒ１は、第１のゲート電極１８ａにおけるゲート幅方向の側面上に形成された第１のオフセットサイドウォール２２ａと、第１のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に第１のオフセットサイドウォールを介して形成された第２のオフセットサイドウォール２４ａと、第１のエクステンション領域２６ａとを備えている。第２のＭＩＳトランジスタｎＴｒ２は、第２のゲート電極１８ｂにおけるゲート長方向の側面及びゲート幅方向の側面上に形成された第３のオフセットサイドウォール２２ｂと、第２のゲート電極におけるゲート長方向の側面及びゲート幅方向の側面上に第３のオフセットサイドウォールを介して形成された第４のオフセットサイドウォール２４ｂと、第２のエクステンション領域２３ｂとを備えている。 （もっと読む）