半導体装置及び半導体装置の製造方法
【課題】微細構造を有する半導体装置において、ゲート長の最適化が可能な半導体装置を提供する。
【解決手段】基体上に形成された高誘電率材料からなるゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサ２１とを備える半導体装置１０を構成する。そして、第１導電型のトランジスタ及び第２導電型のトランジスタのいずれか一方にメタルゲート電極側壁とサイドウォールスペーサ２１内壁との間に形成されたオフセットスペーサ１９が形成される。或いは、第１導電型のトランジスタと第２導電型のトランジスタとに、厚さの異なるオフセットスペーサ１９が形成される。
【解決手段】基体上に形成された高誘電率材料からなるゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサ２１とを備える半導体装置１０を構成する。そして、第１導電型のトランジスタ及び第２導電型のトランジスタのいずれか一方にメタルゲート電極側壁とサイドウォールスペーサ２１内壁との間に形成されたオフセットスペーサ１９が形成される。或いは、第１導電型のトランジスタと第２導電型のトランジスタとに、厚さの異なるオフセットスペーサ１９が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を用いた半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
従来、半導体装置はムーアの法則に従い、１８〜２４ヶ月ごとに集積度が倍になっていた。ところが、９０ｎｍノードあたりから、ゲート・トンネル・リーク電流が無視できなくなり、ＭＯＳＦＥＴのゲート酸化膜の薄膜化がほとんど止まっている。また、短チャネル効果の制御が困難になり、ゲート長の微細化もゆるやかに進んでいる。
【０００３】
その結果、ＭＯＳＦＥＴ自身の性能が向上しにくくなり、９０ｎｍノード以降、ＤＳＬ（Dual Stress Liner）や、ｅｍｂｅｄｄｅｄ ＳｉＧｅといった機械的ストレスを利用した移動度向上エンジニアリングが行われてきた。製造的に考えられる機械的ストレス技術は４５ｎｍノードまでにほぼ採用されている。４５ｎｍ以降は、高誘電率（ＨＫ：Ｈｉｇｈ−ｋ）及びメタルゲート電極（ＭＧ：Ｍｅｔａｌ−Ｇａｔｅ）を用いたＨＫＭＧ構造により、ゲート酸化膜の誘電率を高めることでゲート酸化膜のスケーリングが再び進みはじめた。
【０００４】
ＨＫＭＧ構造はＧａｔｅ−ｆｉｒｓｔとＧａｔｅ−ｌａｓｔという主に２種類の製造方法がある。
Ｇａｔｅ−ｆｉｒｓｔは従来のＰｏｌｙ−Ｓｉゲート、ＳｉＯＮゲート絶縁膜構造をＨＫＭＧに置き換えただけなので、構造が比較的シンプルである。
一方、Ｇａｔｅ−ｌａｓｔは最初に形成したＰｏｌｙ−Ｓｉダミーゲート電極を、層間絶縁層形成後に取り除き、ＨＫＭＧに置き換える（例えば、特許文献１参照）。このため、製造方法が従来の半導体装置と大きく異なる。Ｇａｔｅ−ｌａｓｔ構造では同一Ｈｉｇｈ−ｋ（ＨＫ）絶縁層を用いて、ＮＭＯＳとＰＭＯＳとで異なる仕事関数（ＷＦ：work function）を持つメタルが用いられる場合が多い。また、非常に微細なパターンを加工するため、製造容易性の為に、パターニングされるゲート長は一定で規則正しく配置されることが望ましい。
【０００５】
ここで、図１４に、従来のＨＫＭＧ構造の半導体装置を示す。また、図１５に従来のＨＫＭＧ構造の半導体装置の製造方法として、Ｇａｔｅ−ｌａｓｔの製造工程を示す。
【０００６】
図１４に示す半導体装置６０は、所定の素子分離及び拡散領域が形成された半導体基体６１と、この半導体基体６１上に形成されたゲート電極６２，６３と、層間絶縁層６４とを備える。ゲート電極６２は、半導体基体６１上に、ＨＫ絶縁層６５及びＰｆｅｔ用ＷＦ（work function）メタル層６６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層６７を介してメタルゲート電極６８が形成されている。ゲート電極６３は、半導体基体６１上に、ＨＫ絶縁層６５及びＮｆｅｔ用ＷＦ（work function）メタル層６７を介してメタルゲート電極６８が形成されている。また、ゲート電極６２及びゲート電極６３は、メタルゲート電極６８の側壁に、サイドウォールスペーサ６９が形成されている。
【０００７】
次に、図１４に示す半導体装置６０の製造方法を説明する。
まず、図１５Ａに示すように、半導体基体６１上に、ゲート絶縁膜７２とダミーゲート電極７１とを形成する。ダミーゲート電極７１は、半導体基体６１に例えばドライ酸化（Ｏ２、７００℃）によりゲート絶縁膜７２を形成した後、ゲート絶縁膜７２上にＣＶＤ法等を用いて、ダミーゲート電極材料層を形成する。そして、ダミーゲート電極材料層上に、リソグラフィを用いてレジストパターンを形成する。このレジストをマスクとして、ゲート絶縁膜７２とダミーゲート電極材料層に異方性エッチングを行い、ダミーゲート電極７１を形成する。このとき、非常に微細なパターンを加工するため、ダミーゲート電極材料層上にリソグラフィを用いて形成されるレジストパターンは、製造容易性の為に一定の大きさに形成される。
【０００８】
そして、Ｓｉ３Ｎ４層等をプラズマＣＶＤ法等を用いて形成した後、エッチバックすることによりダミーゲート電極７１の側壁に、サイドウォールスペーサ６９を形成する。さらに、ダミーゲート電極７１及びサイドウォールスペーサ６９を覆って、半導体基体６１上に層間絶縁層６４を形成し、ＣＭＰ法を用いて平坦化する。
この後、図１５Ｂに示すように、ドライエッチング法又はウェットエッチング法を用いて、ダミーゲート電極７１を除去し、サイドウォールスペーサ６９の内側を開口する。
【０００９】
そして、図１５Ｃに示すように、ダミーゲート電極除去後の溝内において、ＨＫ絶縁層６５、Ｐｆｅｔ用ＷＦメタル層６６、Ｎｆｅｔ用ＷＦメタル層６７を形成する。さらに、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、ＣＭＰ法を用いて層間絶縁層６４上を平坦化し、メタルゲート電極６８を形成する。
以上の工程により、図１４に示す従来のＨＫＭＧ構造の半導体装置を製造することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１３４４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、先端ＣＭＯＳではゲート容量削減のため、ＮＭＯＳとＰＭＯＳとでゲート長を最適化する場合がある。ゲート長の最適化は、短チャネル効果が許す範囲で可能な限り小さい値にする。ところが、非常に微細なパターンリソグラフィを用いて形成する場合には、ダミーゲートのゲート長をＮＭＯＳとＰＭＯＳごとに変えると、リソグラフィ工程に大きな負担がかかり、製造コストが大きくなる。つまり、パターニングされるゲート長が一定で規則正しく配置されるため、最適化したゲート長を容易に製造することができない。
【００１２】
また、従来のＰｌａｎａｒ型構造ではゲート長がゲート電極底で定義されていた。しかし、２２ｎｍ世代以降に採用の可能性があるｆｉｎ構造では、ゲート側壁形状もゲート長に影響する。すなわち、ゲート電極側壁がテーパ状となる場合や、側壁にラフネスが存在する場合にゲート長にばらつきが発生する。特に、フィンを高くして実効的なゲート幅を増加する際に、加工上の顕著な問題となる。
【００１３】
上述した問題の解決のため、本発明においては、微細構造を有する半導体装置において、ゲート長の最適化が可能な半導体装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサとを備える。そして、メタルゲート電極側壁とサイドウォールスペーサ内壁との間に形成されたオフセットスペーサとを備える。
本発明の半導体装置では、オフセットスペーサが、第１導電型のトランジスタ及び第２導電型のトランジスタのいずれか一方に形成される。或いは、第１導電型のトランジスタと第２導電型のトランジスタとに、厚さの異なるオフセットスペーサが形成される。
【００１５】
また、本発明の半導体装置は、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたオフセットスペーサとを備える。そして、オフセットスペーサを介してメタルゲート電極の側壁にサイドウォールスペーサが形成され、ゲート絶縁膜が、メタルゲート電極の底部からサイドウォールスペーサ内壁まで連続して形成され、オフセットスペーサとサイドウォールスペーサとの間にゲート絶縁膜が介在する。
【００１６】
また、本発明の半導体装置は、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたＷＦメタル層と、ＷＦメタル層上に形成された埋め込み金属層とを備える。そして、ＷＦメタル層上において、埋め込み金属層の側壁にオフセットスペーサが形成され、このオフセットスペーサを介して埋め込み金属層の側壁にサイドウォールスペーサが形成される。
【００１７】
また、本発明の半導体装置の製造方法は、基体に第１導電型の半導体領域及び第２導電型の半導体領域を形成する工程を有する。そして、第１導電型の半導体領域及び第２導電型の半導体領域において、基体上にダミーゲート電極を形成する工程と、ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程とを有する。さらに、サイドウォールスペーサを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、ダミーゲート電極を除去する工程とを有する。
また、第１導電型の半導体領域及び第２導電型の半導体領域のいずれか一方において、サイドウォールスペーサ内壁にオフセットスペーサを形成する、或いは、サイドウォールスペーサ内壁に厚さの異なるオフセットスペーサを形成する工程を有する。
そして、サイドウォールスペーサ内に露出する基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にメタルゲート電極を形成する工程とを有する。
【００１８】
また、本発明の半導体装置の製造方法は、基体上にダミーゲート電極を形成する工程と、サイドウォールスペーサ及び層間絶縁層を形成する工程と、ダミーゲート電極を除去する工程とを有する。そして、サイドウォールスペーサ内に露出する基体上、及び、サイドウォールスペーサ内壁に高誘電率材料からなるゲート絶縁膜を形成する工程を有する。さらに、ゲート絶縁膜の側壁部にオフセットスペーサを形成する工程と、ゲート絶縁膜上及びオフセットスペーサ内壁側にメタルゲート電極を形成する工程とを有する。
【００１９】
また、本発明の半導体装置の製造方法は、基体上に誘電率材料からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にＷＦメタル層を形成する工程と、ＷＦメタル層上にダミーゲート電極を形成する工程とを有する。そして、ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、サイドウォールスペーサを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、ダミーゲート電極を除去する工程とを有する。さらに、サイドウォールスペーサ内に露出するＷＦメタル層上、及び、サイドウォールスペーサ内壁にオフセットスペーサを形成する工程と、ゲート絶縁膜上及びオフセットスペーサ内壁側に埋め込み金属層を形成する工程とを有する。
【００２０】
本発明の半導体装置、及び、本発明により製造される半導体装置では、メタルゲート電極とサイドウォールスペーサとの間に形成されたオフセットスペーサにより、トランジスタのゲート長が制限される。従って、サイドウォールスペーサの内壁側の領域の大きさにかかわらず、オフセットスペーサによりメタルゲート電極の形成領域を任意の大きさに制御することができる。このため、微細パターンが形成される半導体装置のゲート長の最適化が可能となる。
【発明の効果】
【００２１】
本発明によれば、微細構造を有し、ゲート長の最適化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態の半導体装置の構成を示す図である。
【図２】Ａ〜Ｃは、第１実施形態の半導体装置の製造工程を示す図である。
【図３】Ｄ〜Ｆは、第１実施形態の半導体装置の製造工程を示す図である。
【図４】Ｇ〜Ｈは、第１実施形態の半導体装置の製造工程を示す図である。
【図５】本発明の第２実施形態の半導体装置の構成を示す図である。
【図６】Ａ〜Ｃは、第２実施形態の半導体装置の製造工程を示す図である。
【図７】Ｄ〜Ｆは、第２実施形態の半導体装置の製造工程を示す図である。
【図８】本発明の第３実施形態の半導体装置の構成を示す図である。
【図９】Ａ〜Ｃは、第３実施形態の半導体装置の製造工程を示す図である。
【図１０】Ｄ〜Ｆは、第３実施形態の半導体装置の製造工程を示す図である。
【図１１】Ａは、本発明の第４実施形態の半導体装置の構成を示す平面図である。Ｂは、発明の第４実施形態の半導体装置の構成を示す断面図である。
【図１２】Ａ〜Ｃは、第４実施形態の半導体装置の製造工程を示す図である。
【図１３】Ｄ〜Ｆは、第４実施形態の半導体装置の製造工程を示す図である。
【図１４】従来の半導体装置の構造を示す図である。
【図１５】Ａ〜Ｃは、従来の半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．第１実施形態の半導体装置の製造方法
３．半導体装置の第２実施形態
４．第２実施形態の半導体装置の製造方法
５．半導体装置の第３実施形態
６．第３実施形態の半導体装置の製造方法
７．半導体装置の第４実施形態（ｆｉｎ型）
８．第４実施形態の半導体装置の製造方法（ｆｉｎ型）
【００２４】
〈１．半導体装置の第１実施形態〉
図１に、第１実施形態の半導体装置の概略構成図を示す。図１に示す半導体装置１０は、Ｐｌａｎａｒ型構造を有するｎ型のＦＥＴ（Field effect transistor）領域（以下、Ｎｆｅｔ領域）とｐ型のＦＥＴ（Field effect transistor）領域（以下、Ｎｆｅｔ領域）とからなり、一方のゲート電極にオフセットスペーサが形成された構成である。なお、以下の説明では、半導体装置の第１導電型をｐ型とし、第２導電型をｎ型として説明する。
【００２５】
図１に示す半導体装置１０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、Ｎｆｅｔ領域の活性領域にはＮウェル領域１３が形成され、Ｐｆｅｔ領域の活性領域にはＰウェル領域１４が形成されている。
【００２６】
Ｎｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５及びＮｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。また、Ｐｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦ（work function）メタル層１６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。
半導体装置１０では、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７と、埋め込み金属層１８とからなるメタルゲート電極が形成されている。
【００２７】
ＨＫ絶縁層１５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いることができる。また、ＨＫ絶縁層１５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層１８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【００２８】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層１８の側壁に、サイドウォールスペーサ２１が形成されている。また、Ｐｆｅｔ領域では、メタルゲート電極のサイドウォールスペーサ２１の内壁に、オフセットスペーサ１９が形成されている。このため、Ｐｆｅｔ領域では、サイドウォールスペーサ２１の内壁側から、オフセットスペーサ１９、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７からなる多層体を有する。そして、この多層体で囲まれた内側に埋め込み金属層１８が形成されている。
サイドウォールスペーサ２１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ１９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【００２９】
オフセットスペーサ１９は、Ｎｆｅｔ領域とＰｆｅｔ領域とで、それぞれのゲート長を調整するために形成されている。
Ｎｆｅｔ領域とＰｆｅｔ領域とは、サイドウォールスペーサの開口部が同じ大きさで形成されることが好ましい。これは、微細なパターンを加工する場合には、製造容易性の為にパターニングを一定で規則正しく設計することが望まれているためである。サイドウォールスペーサの開口部の大きさは、リソグラフィ工程におけるゲート電極のパターニングにより決定されるため、同一パターンであることが好ましい。特に、ゲート電極を形成する場合において、ゲート長方向の長さが微細化されている。このため、ゲート電極のゲート長方向の長さをＮｆｅｔ領域とＰｆｅｔ領域とで同じ長さに形成することで、リソグラフィ工程における負担を軽減することができる。
しかし、Ｎｆｅｔ領域とＰｆｅｔ領域とで、リソグラフィ工程を同一パターンで行うと、それぞれの拡散層プロファイルに合わせたゲート長の最適化ができない。そこで、サイドウォールスペーサ開口部内に、オフセットスペーサ１９を形成し、開口部の大きさを調整する。サイドウォールスペーサ２１の内壁にオフセットスペーサ１９が形成されていることにより、開口部内でＷＦメタル層１６が形成される範囲を調整することができる。このため、ゲート長を任意の長さで最適化することができる。
【００３０】
図１に示す半導体装置１０では、オフセットスペーサ１９を備えるＰｆｅｔ領域の方が、オフセットスペーサ１９を備えないＮｆｅｔ領域よりもゲート長が小さくなる。なお、オフセットスペーサは、Ｐｆｅｔ領域のみに形成する場合だけでなく、Ｐｆｅｔ領域とＮｆｅｔ領域との両方に形成されていてもよい。Ｐｆｅｔ領域とＮｆｅｔ領域との両方にオフセットスペーサを形成する場合、Ｐｆｅｔ領域とＮｆｅｔ領域とのオフセットスペーサの厚さは特に限定されない。例えば、Ｐｆｅｔ領域とＮｆｅｔ領域とにおいて、それぞれ同じ厚さのオフセットスペーサを形成してもよく、また、それぞれ異なる厚さのオフセットスペーサを形成してもよい。特に、Ｐｆｅｔ領域とＮｆｅｔ領域とにおいて、それぞれのＭＯＳでゲート長を最適化するためにオフセットスペーサの厚さを適宜調整することが好ましい。
【００３１】
埋め込み金属層１８の両側であり、サイドウォールスペーサ２１の直下の半導体基体１１には、Ｐ型の不純物拡散領域であるソース・ドレイン２３、又は、Ｎ型の不純物拡散領域であるソース・ドレイン２４が形成されている。ソース・ドレイン２３，２４には、図示しない、ＬＤＤ（Lightly Doped Drain）及びＨａｌｏが形成されている。また、サイドウォールスペーサ２１から露出したソース・ドレイン２３，２４の表層は、シリサイド化されている。ソース・ドレイン２３，２４のシリサイドは、例えばコバルトシリサイド、ニッケルシリサイド又は白金シリサイド等からなる。
【００３２】
上記の第１実施形態の半導体装置では、メタルゲート電極及びＷＦメタル層の側面にオフセットスペーサが形成されている。このため、オフセットスペーサの厚さを変えることにより、ゲート長を任意に設定することができる。従って、リソグラフィ工程において同一パターンにダミーゲート電極及びサイドウォールスペーサを形成した場合にも、各領域において最適化したゲート長を有する半導体装置を構成することができる。
【００３３】
〈２．第１実施形態の半導体装置の製造方法〉
次に、第１実施形態の半導体装置の製造方法について説明する。
［素子分離形成］
まず、シリコン基板からなる半導体基体１１上に、ＳｉＯ２、Ｓｉ３Ｎ４を順次形成する。そして、活性領域を形成する部分に、レジストパターニングを行う。形成したレジストパターンをマスクにして、Ｓｉ３Ｎ４、ＳｉＯ２、及び、半導体基体１１を順次エッチングし、トレンチ（トレンチ領域）を形成する。このとき、半導体基体１１のトレンチの深さが３５０〜４００ｎｍになるまでエッチングを行う。Ｓｉ３Ｎ４パターン領域が活性化領域となり、トレンチ領域がフィールド酸化膜となる。
【００３４】
この後、トレンチ領域を、ＳｉＯ２で埋め込む。例えば、高密度プラズマＣＶＤ等を用いることにより、段差被覆性が良好で緻密な膜を形成することができる。そして、ＣＭＰ（Chemical Mechanical Polish）により表面を平坦化する。Ｓｉ３Ｎ４領域では、Ｓｉ３Ｎ４上のＳｉＯ２膜が除去できるまで、ＣＭＰによる研磨を行う。
【００３５】
次に、Ｓｉ３Ｎ４を、例えば、熱リン酸により除去し、活性領域を形成する。
活性領域を形成する部分の表面に、例えば１０ｎｍのＳｉＯ２（犠牲酸化膜）を形成する。Ｎｆｅｔを形成する領域に、Ｐｗｅｌｌ領域の形成やパンチスルーの阻止を目的とした埋め込み層を形成するイオン注入、及び、閾値電圧（Ｖｔｈ）調整のためのイオン注入を行い、Ｎｆｅｔのチャネル領域を形成する。また、Ｐｆｅｔを形成する領域に、Ｎｗｅｌｌ領域の形成及びパンチスルーの阻止を目的とした埋め込み層を形成するイオン注入、及び、閾値電圧（Ｖｔｈ）調整のためのイオン注入を行い、Ｐｆｅｔのチャネル領域を形成する。
以上の工程により、図２Ａに示すように、半導体基体１１に、Ｎウェル領域１３とＰウェル領域１４、及び、両領域を区分する素子分離１２を形成する。
【００３６】
［ダミーゲート形成］
次に、図２Ｂに示すように、半導体基体１１のＮウェル領域１３上とＰウェル領域１４上とに、ダミーゲート電極を形成する。
まず、活性領域を形成する際に半導体基体１１上に設けた犠牲酸化膜を、フッ化水素（ＨＦ）溶液で剥離する。剥離後、ドライ酸化（Ｏ２、７００℃）によりゲート絶縁膜２６を１〜３ｎｍ程度形成する。酸化ガスとしては、例えば、ドライＯ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ、ＮＯの混合ガスを用いることができる。また、ファーナスアニール（Furnace Anneal）処理や、ラピッドサーマルアニール（Rapid Thermal Anneal，RTA）処理を用いることも可能である。
【００３７】
次に、ＣＶＤ法等を用いて、ダミーゲート電極材料層を形成する。ダミーゲート電極材料層は、ゲート絶縁膜２６上に、例えば、ポリシリコン又はアモルファスシリコンを５０〜１００ｎｍ堆積して形成する。続いて、ハードマスクとしてＳｉ３Ｎ４をＬＰ−ＣＶＤ（Low Pressure-Chemical Vaper Deposition）法を用いて、例えば５０〜１００ｎｍ程度堆積する。堆積後、リソグラフィを用いてＳｉ３Ｎ４ハードマスクに電極のパターンを形成した後、このハードマスクパターンを用いてゲート絶縁膜２６とダミーゲート電極材料層に異方性エッチングを行う。ダミーゲート電極材料層をパターニングすることにより、図２Ｂに示すように、半導体基体１１上に、ゲート絶縁膜２６とダミーゲート電極２５を形成する。
ダミーゲート電極のパターンを、Ｎｆｅｔ領域とＰｆｅｔ領域とで同じ形状に形成する。微細なパターンを加工する場合には、リソグラフィ工程での製造容易性の為に、パターニングを一定で規則正しく設計することが望まれている。このため、Ｎｆｅｔ領域とＰｆｅｔ領域とにおいて、ダミーゲート電極を同じパターンで形成することにより、リソグラフィ工程での負担を軽減することができる。特に、ゲート電極を形成する場合において、ゲート長方向の長さが微細化されるため、Ｎｆｅｔ領域とＰｆｅｔ領域とにおいて、ダミーゲート電極のゲート長方向の長さを同じパターンで形成することが好ましい。
【００３８】
［拡散領域形成］
次に、図２Ｃに示すように、ダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成し、Ｎウェル領域１３にＰ型のソース・ドレイン２３、Ｐウェル領域１４にＮ型のソース・ドレイン２４を形成する。
【００３９】
まず、Ｐｆｅｔ領域に、ＢＦ２＋を３〜５ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＰＬＤＤ領域を形成する。また、Ｎｆｅｔ領域にＡｓ＋を５〜１０ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＮＬＤＤ領域を形成する。
【００４０】
また、短チャネル効果を抑制する為に、ＬＤＤ形成と同時に、ソース・ドレインにウェルよりも不純物濃度を高めた、所謂ｈａｌｏ注入を行う。例えば、Ｎｆｅｔ領域には、Ｂを１２ｋｅＶ、３×１０１３／ｃｍ２、４５°で４分割して斜めイオン注入する。また、Ｐｆｅｔ領域にはＡｓを、７０ｋｅＶ、２×１０１３、４５°で４分割して斜めイオン注入する。
【００４１】
［サイドウォールスペーサ形成］
次に、ダミーゲート電極２５の側壁に、サイドウォールスペーサ２１を形成する。
プラズマＣＶＤにより、ダミーゲート電極２５を覆って半導体基体１１上に、Ｓｉ３Ｎ４を５０〜１５０ｎｍ堆積する。この後、異方性エッチングを行い、Ｓｉ３Ｎ４層をエッチバックすることによりダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成する。このとき、ダミーゲート電極２５のハードマスクであるＳｉ３Ｎ４を残存させる。
【００４２】
［拡散領域形成］
次に、Ｎウェル領域１３にＢＦ２＋を５〜１０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｐ型のソース・ドレイン２３を形成する。また、Ｐウェル領域１４にＡｓ＋を４０〜５０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｎ型のソース・ドレイン２４を形成する。イオン注入後、ＲＴＡ（高速アニール装置）により、１０００℃、５ｓの条件で不純物の活性化を行ない、図２Ｃに示すＭＯＳＦＥＴを形成する。
【００４３】
ＭＯＳＦＥＴを形成後、所謂サリサイド技術を用いて、ソース・ドレイン２３，２４を低抵抗化する。例えば、半導体基体１１上にＮｉをスパッタにより６〜８ｎｍ堆積する。ＲＴＡを３００〜５００、１０ｓの条件で行い、ソース・ドレイン２３，２４のＳｉ上のみシリサイド化（ＮｉＳｉ）を行う。シリサイド化後、Ｈ２ＳＯ４／Ｈ２Ｏ２など薬液によって未反応Ｎｉを除去する。
次に、図示しないコンタクトエッチングストッパとしてＳｉＮを１０〜１００ｎｍ形成する。これは、トランジスタにおいてＮＭＯＳとＰＭＯＳとに別々の機械的ストレスをかけるよう、それぞれに２種類のＳｉＮを個別に形成することも可能である。
さらに、ダミーゲート電極２５及びサイドウォールスペーサ２１を覆って、半導体基体１１上に、層間絶縁層２２としてＳｉＯ２を１００〜１０００ｎｍ程度堆積する。そして、図３Ｄに示すように、ＣＭＰ法により平坦化を行うことでダミーゲート電極２５上部を露出する。
【００４４】
［ダミーゲート除去］
次に、図３Ｅに示すように、ダミーゲート電極２５を除去し、サイドウォールスペーサ２１の内側を開口する。ダミーゲート電極２５の除去は、ポリシリコン又はアモルファスシリコンからなる場合には、ドライエッチング法又はＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を使ったウェットエッチング法により行う。このとき、ダミーゲート電極２５の下部にゲート絶縁膜２６として形成されているＳｉＯ２も、ウェットエッチング法等を用いて取り除く。
【００４５】
［オフセットスペーサ形成］
次に、図３Ｆに示すように、Ｐｆｅｔ領域において、サイドウォールスペーサ２１の内壁側に、オフセットスペーサ１９を形成する。
まず、半導体基体１１上の全面に、オフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。そして、オフセットスペーサ材料層を異方性エッチングによりエッチバックし、ダミーゲート除去後の溝内壁にオフセットスペーサ１９を形成する。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。
オフセットスペーサ１９形成後、半導体基体１１上の全面にレジスト層を形成し、リソグラフィによりＮｆｅｔ領域のダミーゲート除去後の溝を開口するレジストパターンを形成する。そして、ＨＦ溶液を用いたウェットエッチング法等を行い、Ｎｆｅｔ領域のサイドウォールスペーサ２１の内壁側に形成されたオフセットスペーサを除去する。例えば、オフセットスペーサ１９をＳｉＯ２で形成する場合には、エッチバック等により層間絶縁層２２の上部も、オフセットスペーサ材料層と同時に１０ｎｍ程度エッチングされるが、この程度のエッチング量であれば、半導体装置の構成として特に問題は発生しない。
【００４６】
また、例えば、上述のダミーゲート除去工程において、ダミーゲート電極２５のみを除去し、ゲート絶縁膜１５を残存させる。そして、オフセットスペーサ形成工程において、ＳｉＮを用いてダミーゲート電極２５上を含む半導体基体１１上の全面にオフセットスペーサ材料層を形成する。さらに、オフセットスペーサ材料層を異方性エッチングによりエッチバックし、Ｎｆｅｔ領域のオフセットスペーサをエッチングする。Ｐｆｅｔ領域にオフセットスペーサ１９を形成した後、ゲート絶縁膜２６を除去する。
上述の方法では、サイドウォールスペーサをＳｉＮで形成することにより、オフセットスペーサ材料層をエッチングする際に、層間絶縁層２２の上部のエッチングを防ぐことができる。
また、オフセットスペーサ材料層のエッチング時に、ダミーゲート電極を除去した後の溝内で半導体基体１１の表面が露出していないため、エッチングによる半導体基体１１への損傷を抑えることができる。
【００４７】
［ＨＫ絶縁層形成］
次に、図４Ｇに示すように、ＨＫ絶縁層１５によりゲート絶縁膜を形成する。
半導体基体１１の全面に、ＡＬＤ（Atomic Layer Deposition）法等を用いてＨＫ絶縁層１５を形成する。ＨＫ絶縁層１５は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。また、ＨＫ絶縁層１５として、主に下地としてＳｉＯ２を含む場合がある。この場合には、プラズマ酸化等を用いてＳｉＯ２を形成する。
【００４８】
［ＷＦメタル層形成］
ＨＫ絶縁層１５を形成後、ＷＦ（work function）メタル層を形成する。ＷＦメタル層により、単一又はＮｆｅｔ領域とＰｆｅｔ領域とで別個のメタル電極が形成される。以下、Ｎｆｅｔ領域とＰｆｅｔ領域とに異なるＷＦメタル層を形成する場合を説明する。
【００４９】
まず、Ｐｆｅｔ用ＷＦメタル層１６を先に形成する。
図４Ｇに示すように、半導体基体１１の全面においてＨＫ絶縁層１５上に、ＰＦＥＴ用ＷＦメタル層１６を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｐｆｅｔ用ＷＦメタル層１６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。
【００５０】
次に、Ｐｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域からドライ又はウェットエッチング法により取り除く。このとき、Ｎｆｅｔ領域にあるＨＫ絶縁層１５は除去せずに残す。例えば、Ｐｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６を残存させる部分にレジストパターン等を形成し、このレジストパターンをマスクとして、Ｎｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６をエッチングする。Ｐｆｅｔ用ＷＦメタル層１６としてＴｉＮを形成した場合には、例えばアンモニア過酸化水素水を用いてＰｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域から取り除く。
【００５１】
次に、図４Ｈに示すように、ＨＫ絶縁層１５及びＰｆｅｔ用ＷＦメタル層１６上に、Ｎｆｅｔ用ＷＦメタル層１７を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【００５２】
［ゲートメタル埋め込み］
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層を形成後、図４Ｉに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層１８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層１８は、上述のように、ダミーゲート電極を除去した溝内に、オフセットスペーサ１９や、ＨＫ絶縁層１５等を形成した後に、低抵抗ゲート材料を埋め込んで低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層２２上の低抵抗ゲート材料層、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及びＨＫ絶縁層１５を除去し、平坦化する。つまり、埋め込み金属層１８の形成と同時に、層間絶縁層２２上に連続して形成されていた、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及びＨＫ絶縁層１５を除去し、溝内にのみ残存させる。
【００５３】
この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層１８を形成する。また、この工程において、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及び埋め込み金属層１８からメタルゲート電極が形成される。
【００５４】
以上の工程により、図１に示す半導体装置１０を製造することができる。この製造方法によれば、従来のＧａｔｅ−ｌａｓｔの製造方法に対し、オフセットスペーサ１９をＮｆｅｔ領域から除去するためのリソグラフィ工程を１工程追加するのみで、第１実施形態の半導体装置を製造することができる。
【００５５】
〈３．半導体装置の第２実施形態〉
図５に、第２実施形態の半導体装置の概略構成図を示す。図５に示す半導体装置２０では、上述の図１に示す第１実施形態の半導体装置１０と同様の構成については、同じ符号を付して詳細な説明を省略する。
【００５６】
図５に示す半導体装置２０は、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、Ｎｆｅｔ領域の活性領域にはＮウェル領域１３が形成されており、Ｐｆｅｔ領域の活性領域にはＰウェル領域１４が形成されている。
【００５７】
Ｎｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５及びＮｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。また、Ｐｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦ（work function）メタル層１６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。
半導体装置２０では、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７と、埋め込み金属層１８とからメタルゲート電極が形成されている。
【００５８】
ＨＫ絶縁層１５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等が挙げられる。また、ＨＫ絶縁層１５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層１８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【００５９】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層１８の側壁に、サイドウォールスペーサ２１が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８の側壁部分において、ＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層１６との間にオフセットスペーサ１９が形成されている。このため、Ｐｆｅｔ領域では、サイドウォールスペーサ２１の内壁側から、ＨＫ絶縁層１５、オフセットスペーサ１９、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７からなる多層体を有する。そして、この多層体で囲まれた内側に埋め込み金属層１８が形成されている。
サイドウォールスペーサ２１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ１９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【００６０】
Ｐｆｅｔ領域では、Ｐｆｅｔ用ＷＦメタル層１６が形成される範囲によりゲート長が決定される。このため、ＨＫ絶縁層１５の内壁に、オフセットスペーサ１９を介してＰｆｅｔ用ＷＦメタル層１６を形成することにより、Ｐｆｅｔ用ＷＦメタル層１６の形成範囲を制御することができる。オフセットスペーサ１９を任意の厚さに設定することにより、サイドウォールスペーサ２１の開口部内のＰｆｅｔ用ＷＦメタル層１６の形成範囲を任意の大きさにすることができる。このため、サイドウォールスペーサ２１内の開口部の大きさに依存せずに、任意のゲート長を設定することができる。
なお、オフセットスペーサは、図５に示すように、Ｐｆｅｔ領域のみに形成する場合だけでなく、Ｐｆｅｔ領域とＮｆｅｔ領域との両方に形成されていてもよい。そして、Ｐｆｅｔ領域とＮｆｅｔ領域とで、オフセットスペーサの厚さを変えることで、それぞれのゲート長を最適化することも可能である。
【００６１】
埋め込み金属層１８の両側であって、サイドウォールスペーサ２１の直下における半導体基体１１には、Ｐ型の不純物拡散領域であるソース・ドレイン２３、又は、Ｎ型の不純物拡散領域であるソース・ドレイン２４が形成されている。ソース・ドレイン２３，２４には、図示しない、ＬＤＤ及びＨａｌｏが形成されている。また、サイドウォールスペーサ２１から露出したソース・ドレイン２３，２４の表層は、シリサイド化されている。ソース・ドレイン２３，２４のシリサイドは、例えばコバルトシリサイド、ニッケルシリサイド又は白金シリサイド等からなる。
【００６２】
上記の第２実施形態の半導体装置では、埋め込み金属層及びＷＦメタル層の側面と、ＨＫ絶縁層の側面との間にオフセットスペーサが形成されている。このため、オフセットスペーサの厚さを変えることにより、ＷＦメタル層の形成範囲を制御することができる。このため、オフセットスペーサによりゲート長を任意に設定することができる。従って、リソグラフィ工程において同一パターンにダミーゲート電極を形成した場合にも、各領域において最適化したゲート長を有する半導体装置を構成することができる。
【００６３】
〈４．第２実施形態の半導体装置の製造方法〉
次に、第２実施形態の半導体装置の製造方法について説明する。
第２実施形態の半導体装置の製造方法では、上述の第１実施形態の半導体製造方法における図３Ｅ示すダミーゲート電極の除去工程までは、同様に行うことができる。このため、以下の説明では、ダミーゲート電極の除去工程以降の製造方法について説明する。
【００６４】
［ＨＫ絶縁層形成］
図６Ａに示すように、サイドウォールスペーサ２１の内壁側にダミーゲート除去後の溝が形成され、さらに、層間絶縁層２２、ソース・ドレイン２３，２４、Ｎウェル領域１３及びＰウェル領域１４が形成された半導体基体１１を準備する。
【００６５】
そして、図６Ｂに示すように、Ｎｆｅｔ領域及びＰｆｅｔ領域において、サイドウォールスペーサ２１の内壁側、及び層間絶縁層２２上を含む半導体基体１１全面にＨＫ絶縁層１５を形成する。
ＨＫ絶縁層１５は、ＡＬＤ（Atomic Layer Deposition）法等を用いて形成する。ＨＫ絶縁層１５は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。また、ＨＫ絶縁層１５の下地にＳｉＯ２を形成してゲート絶縁膜とする場合がある。この場合には、プラズマ酸化等を用いてＳｉＯ２を形成する。
【００６６】
［オフセットスペーサ形成］
次に、ＨＫ絶縁層１５上の全面にオフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。そして、オフセットスペーサ材料層を異方性エッチングによりエッチバックすることで、図６Ｃに示すように、ダミーゲート除去後の溝内壁にのみオフセットスペーサ２０を形成する。ここでは、Ｎｆｅｔ領域とＰｆｅｔ領域との両領域において、ダミーゲート除去後の溝内壁にオフセットスペーサ１９が形成される。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。
【００６７】
［ＷＦメタル層形成］
Ｎｆｅｔ領域とＰｆｅｔ領域との両領域、又は、一方の領域にオフセットスペーサ１９を形成後、Ｐｆｅｔ用ＷＦ（work function）メタル層１６を形成する。
図７Ｄに示すように、半導体基体１１の全面において、ＨＫ絶縁層１５上にＰｆｅｔ用ＷＦメタル層１６を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｐｆｅｔ用ＷＦメタル層１６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。
【００６８】
次に、Ｐｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域からドライ又はウェットエッチング法により取り除く。このとき、Ｎｆｅｔ領域にあるＨＫ絶縁層１５は除去せずに残す。例えば、Ｐｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６を残存させる部分にレジストパターンを形成し、このレジストパターンをマスクとして、Ｎｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６をエッチングする。Ｐｆｅｔ用ＷＦメタル層１６としてＴｉＮを形成した場合には、アンモニア過酸化水素水を用いてＰｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域から取り除く。
【００６９】
さらに、Ｎｆｅｔ領域からＰｆｅｔ用ＷＦメタル層１６を除去した後、Ｎｆｅｔ領域のダミーゲート除去後の溝内壁に形成されたオフセットスペーサ１９を除去する。例えば、Ｐｆｅｔ用ＷＦメタル層１６をマスクとして、Ｎｆｅｔ領域に形成されたオフセットスペーサ１９を、ＨＦ溶液を用いたウェットエッチング法などにより取り除く。これにより、パターンマスクを形成するリソグラフィ等の工程の追加を必要とせずに、Ｎｆｅｔ領域のオフセットスペーサ１９を除去し、Ｐｆｅｔ領域のみにオフセットスペーサ１９を残存させることができる。
【００７０】
次に、図７Ｅに示すように、ＨＫ絶縁層１５及びＰｆｅｔ用ＷＦメタル層１６上に、Ｎｆｅｔ用ＷＦメタル層１７を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。
Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【００７１】
［ゲートメタル埋め込み］
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７を形成後、図７Ｆに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層１８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層１８は、上述のように、ダミーゲート電極を除去後、ＨＫ絶縁層１５、オフセットスペーサ１９、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７上、並びに、溝内を埋め込む低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層２２上の低抵抗ゲート材料層、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及びＨＫ絶縁層１５を除去し、平坦化する。
【００７２】
この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層１８を形成する。また、この工程において、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及び埋め込み金属層１８からなるメタルゲート電極が形成される。
【００７３】
以上の工程により、図５に示す半導体装置２０を製造することができる。この製造方法では、Ｐｆｅｔ領域のオフセットスペーサの除去を、Ｐｆｅｔ用ＷＦメタル層の除去と連続して行うことができる。このため、第１実施形態の製造方法に比べて、オフセットスペーサ１９をＮｆｅｔ領域から除去するためのリソグラフィ工程を行う必要がなく、製造工程を簡略化して半導体装置を製造することができる。
【００７４】
〈５．半導体装置の第３実施形態〉
図８に、第３実施形態の半導体装置の概略構成図を示す。図８に示す半導体装置３０では、上述の図１に示す第１実施形態の半導体装置１０と同様の構成については、同じ符号を付して詳細な説明を省略する。
【００７５】
図８に示す半導体装置３０は、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、ＮＭＯＳ領域の活性領域にはＮウェル領域１３が形成されており、ＰＭＯＳ領域の活性領域にはＰウェル領域１４が形成されている。
【００７６】
Ｎｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５及びＮｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。また、Ｐｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５、及び、Ｐｆｅｔ用ＷＦ（work function）メタル層１６を介して埋め込み金属層１８が形成されている。
半導体装置３０では、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７と、埋め込み金属層１８とからメタルゲート電極が形成されている。
【００７７】
ＨＫ絶縁層１５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等が挙げられる。また、ＨＫ絶縁層１５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層１８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【００７８】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層１８の側壁に、サイドウォールスペーサ２１が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８の側壁部分において、ＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層１６との間にオフセットスペーサ１９が形成されている。サイドウォールスペーサ２１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ１９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【００７９】
Ｎｆｅｔ領域では、埋め込み金属層１８の両側のサイドウォールスペーサ２１の直下の半導体基体１１に、Ｎ型の不純物拡散領域であるソース・ドレイン２４が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８の両側のサイドウォールスペーサ２１の直下に、エピタキシャル層により形成されたレイズドソース・ドレイン部２７と、Ｐ型の不純物拡散領域であるソース・ドレイン２３が形成されている。ソース・ドレイン２３，２４には、図示しない、ＬＤＤ及びＨａｌｏが形成されている。
【００８０】
また、サイドウォールスペーサ２１から露出したソース・ドレイン２３，２４、及び、レイズドソース・ドレイン部２７の表層は、シリサイド化されている。これらのシリサイドは、例えばコバルトシリサイド、ニッケルシリサイド又は白金シリサイド等からなる。
【００８１】
上記の第３実施形態の半導体装置３０のＮｆｅｔ領域では、埋め込み金属層１８の底面にのみＨＫ絶縁層１５とＮｆｅｔ用ＷＦメタル層１７が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８底面にのみＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層１６が形成されている。そして、ＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層上において、メタルゲート電極とサイドウォールスペーサ２１との間にオフセットスペーサ１９が形成されている。
【００８２】
第３実施形態の半導体装置３のＰｆｅｔ領域では、Ｐｆｅｔ用ＷＦメタル層１６上にオフセットスペーサ１９が形成されているため、Ｐｆｅｔ用ＷＦメタル層１６の形成範囲に影響がない。このため、オフセットスペーサ１９の形成によるゲート長の調整ができない。しかし、Ｐｆｅｔ用ＷＦメタル層１６とメタルゲート電極とから逆Ｔ字型ゲートを形成することにより、ゲート側壁フリンジング容量を低減させることができる。これは、特に、最近のストレス技術、例えば、ＰＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＧｅを適用する場合、及び、ＮＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＣを適用する場合において、ゲート拡散層間の容量の増加を改善することができる。
【００８３】
〈６．第３実施形態の半導体装置の製造方法〉
次に、第３実施形態の半導体装置の製造方法について説明する。
［素子分離形成］
まず、図９Ａに示すように、半導体基体１１に、Ｎウェル領域１３とＰウェル領域１４とを区分する素子分離１２を形成する。これは、図２Ａに示す素子分離形成工程と同様に行うことができる。
【００８４】
［ＨＫ絶縁層、ＷＦメタル及びダミーゲート形成］
まず、活性領域を形成する際に半導体基体１１上に設けた犠牲酸化膜をフッ化水素（ＨＦ）溶液で剥離する。剥離後、ＨＫ絶縁層をＡＬＤ（Atomic Layer Deposition）法等により形成する。ＨＫ絶縁層は、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。また、ＨＫ絶縁層として、主に下地としてＳｉＯ２を含む場合がある。この場合には、プラズマ酸化等を用いてＳｉＯ２を形成する。
【００８５】
次に、ＨＫ絶縁層１５上にＷＦ（work function）メタル層を形成する。ＷＦメタル層により、単一又はＮＭＯＳとＰＭＯＳとで別個のメタル電極を形成する。以下、ＮＭＯＳとＰＭＯＳとに異なる種類のＷＦメタル層を形成する場合について説明する。
【００８６】
Ｎｆｅｔ領域において、ＨＫ絶縁層１５上にＮｆｅｔ用ＷＦメタル層１７を形成する。また、Ｐｆｅｔ領域において、ＨＫ絶縁層１５上にＰｆｅｔ用ＷＦメタル層１６を形成する。
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７は、例えば、ＴｉＮを１〜２０ｎｍの範囲でＣＶＤ法、ＰＶＤ法、又は、ＡＬＤ法により形成する。Ｐｆｅｔ用ＷＦメタル層１６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。また、Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【００８７】
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７を形成後、ダミーゲート電極材料層を形成する。ダミーゲート電極材料層は、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７上に、ＣＶＤ法等を用いてポリシリコン又はアモルファスシリコンを５０〜１００ｎｍ堆積して形成する。続いて、ハードマスクとしてＳｉ３Ｎ４をＬＰ−ＣＶＤ法を用いて、例えば５０〜１００ｎｍ程度堆積する。堆積後、リソグラフィを用いてＳｉ３Ｎ４ハードマスクに電極のパターンを形成した後、このハードマスクパターンを用いてＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７と、ダミーゲート電極材料層とに異方性エッチングを行う。ダミーゲート電極材料層をパターニングすることにより、図９Ｂに示すように、半導体基体１１上のＮｆｅｔ領域に、ＨＫ絶縁層１５、Ｎｆｅｔ用ＷＦメタル層１７及びダミーゲート電極２５を形成する。また、半導体基体１１上のＰｆｅｔ領域に、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦメタル層１６及びダミーゲート電極２５を形成する。
【００８８】
［レイズドソース・ドレイン形成］
次に、図９Ｃに示すように、ダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成する。そして、Ｎウェル領域１３にＰ型のソース・ドレイン２３を形成し、Ｐウェル領域１４にＮ型のソース・ドレイン２４と、レイズドソース・ドレイン部２７とを形成する。
【００８９】
まず、Ｐｆｅｔ領域に、レイズドソース・ドレイン部２７を形成する。
まず、半導体基体１１上にダミーゲート電極２５を覆うＳｉＮ層を形成する。そして、Ｐｆｅｔ領域を開口するレジストパターンを形成する。レジスト開口部からＳｉＮ層を異方性エッチングでエッチバックし、ダミーゲート電極２５の側壁にダミーサイドウォールスペーサを形成する。
ダミーサイドウォールスペーサ形成後、レジスト開口部の半導体基体１１をエッチングした後、ＳｉＧｅを選択成長させて、エピタキシャル成長層（ｅｐｉ層）を形成する。
ＳｉＧｅからなるｅｐｉ層を形成した後、ダミーサイドウォールスペーサとＰｆｅｔ領域以外に残存するＳｉＮ層を取り除き、レイズドソース・ドレイン部２７を形成する。
【００９０】
［拡散領域形成］
次に、ＰＭＯＳ領域に、ＢＦ２＋を３〜５ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＰＬＤＤ領域を形成する。また、ＮＭＯＳ領域にＡｓ＋を５〜１０ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＮＬＤＤ領域を形成する。
【００９１】
また、短チャネル効果を抑制する為に、ＬＤＤ形成と同時に、ソース・ドレインにウェルよりも不純物濃度を高めた、所謂ｈａｌｏ注入を行う。例えば、Ｎｆｅｔ領域には、Ｂを１２ｋｅＶ、３×１０１３／ｃｍ２、４５°で４分割して斜めイオン注入する。また、Ｐｆｅｔ領域にはＡｓを、７０ｋｅＶ、２×１０１３、４５°で４分割して斜めイオン注入する。
【００９２】
［サイドウォールスペーサ形成］
次に、ダミーゲート電極２５の側壁に、サイドウォールスペーサ２１を形成する。
プラズマＣＶＤにより、ダミーゲート電極２５を覆って半導体基体１１上に、Ｓｉ３Ｎ４を５０〜１５０ｎｍ堆積する。この後、異方性エッチングを行い、Ｓｉ３Ｎ４層をエッチバックすることによりダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成する。このとき、ダミーゲート電極２５のハードマスクであるＳｉ３Ｎ４を残存させる。
【００９３】
［拡散領域形成］
次に、Ｎウェル領域１３にＢＦ２＋を５〜１０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｐ型のソース・ドレイン２３を形成する。ＢＦ２＋のイオン注入は、ＢによるＰ型領域がレイズドソース・ドレイン部２７の全域に形成されるように行う。また、Ｐウェル領域１４にＡｓ＋を４０〜５０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｎ型のソース・ドレイン２４を形成する。イオン注入後、ＲＴＡ（高速アニール装置）により、１０００℃、５ｓの条件で不純物の活性化を行ない、図９Ｃに示すＭＯＳＦＥＴを形成する。
【００９４】
ＭＯＳＦＥＴを形成後、所謂サリサイド技術を用いて、ソース・ドレイン２３，２４を低抵抗化する。例えば、半導体基体１１上にＮｉをスパッタにより６〜８ｎｍ堆積する。ＲＴＡを３００〜５００、１０ｓの条件で行い、ソース・ドレイン２３，２４のＳｉ上のみシリサイド化（ＮｉＳｉ）を行う。シリサイド化後、Ｈ２ＳＯ４／Ｈ２Ｏ２など薬液によって未反応Ｎｉを除去する。
次に、図示しないコンタクトエッチングストッパとしてＳｉＮを１０〜１００ｎｍ形成する。これは、トランジスタにＮＭＯＳとＰＭＯＳｔｐに別々の機械的ストレスをかけるよう、それぞれに２種類のＳｉＮを個別に形成することも可能である。
さらに、ダミーゲート電極２５、サイドウォールスペーサ２１、及び、レイズドソース・ドレイン部２７を覆って、半導体基体１１上に層間絶縁層２２としてＳｉＯ２を１００〜１０００ｎｍ程度堆積する。そして、ＣＭＰ法を用いて平坦化を行うことでダミーゲート電極２５上部を露出する。
【００９５】
［ダミーゲート除去］
次に、図１０Ｄに示すように、ダミーゲート電極２５を除去し、サイドウォールスペーサ２１の内側を開口する。ダミーゲート電極２５の除去は、ポリシリコン又はアモルファスシリコンからなる場合には、ドライエッチング法あるいはＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を使ったウェットエッチング法により行う。
【００９６】
[オフセットスペーサ形成]
次に、図１０Ｅに示すように、Ｐｆｅｔ領域のサイドウォールスペーサ２１の内壁側において、Ｐｆｅｔ用ＷＦメタル層上に、オフセットスペーサ１９を形成する。
ダミーゲート除去後の溝の底部には、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７が存在する。このダミーゲート除去後の溝を覆って、オフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。そして、異方性エッチングによりエッチバックし、ダミーゲート除去後の溝内壁にオフセットスペーサを形成する。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。
その後、ＨＦ溶液を用いたウェットエッチング法等を用いて、Ｎｆｅｔ領域からオフセットスペーサを取り除く。
【００９７】
［ゲートメタル埋め込み］
オフセットスペーサ１９を形成後、図１０Ｆに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層１８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層１８は、ダミーゲート電極を除去した溝内において、オフセットスペーサ１９の形成後、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７上に低抵抗ゲート材料を埋め込んで低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層２２上の低抵抗ゲート材料層を除去して平坦化する。この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層１８を形成する。
【００９８】
以上の工程により、図８に示す半導体装置３０を製造することができる。この製造方法によれば、オフセットスペーサ１９よりも先にＰｆｅｔ用ＷＦメタル層１６をダミーゲート除去後の溝内に形成する。このため、オフセットスペーサ１９の形成目的は、ゲート長の調整ではなく、ゲート側壁フリンジング容量を低減である。メタルゲート電極とサイドウォールスペーサ２１との間にオフセットスペーサ１９を形成することにより、メタルゲート電極がＰｆｅｔ用ＷＦメタル層１６よりも狭い面積に形成され、Ｐｆｅｔ用ＷＦメタル層１６とメタルゲート電極とにより逆Ｔ字型ゲートが形成される。このように、逆Ｔ字型ゲートを形成することにより、最近のストレス技術、例えば、ＰＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＧｅを適用する場合、及び、ＮＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＣを適用する場合において、ゲート拡散層容量の増加を改善することができる。
【００９９】
〈７．半導体装置の第４実施形態〉
図１１に、第４実施形態の半導体装置の概略構成図を示す。図１１Ａに、第４実施形態の半導体装置４０の平面図を示し、この半導体装置４０のＡ−Ａ´線断面図を図１１Ｂに示す。図１１に示す半導体装置４０は、ｆｉｎ型構造を有するＮｆｅｔ領域とＰｆｅｔ領域とからなる。そして、一方のゲート電極にオフセットスペーサが形成された構成である。以下の説明では、半導体装置の第１導電型をｐ型とし、第２導電型をｎ型として説明する。
【０１００】
図１１Ａに示す半導体装置４０は、例えば、Ｐｆｅｔ領域とＮｆｅｔ領域とに、それぞれ起立した薄い半導体層（フィン）４３が形成されている。そして、フィン４２とフィン４３のチャネル領域がゲート電極４４等で覆われている。このように、フィン４２及びフィン４３のチャネル領域に対し、左右両側面からゲート電極４４で挟み込む構成のｆｉｎ型の電界効果トランジスタ（ｆｉｎＦＥＴ）が形成されている。例えば、図示しないシリコン基板等からなる半導体基体上に酸化絶縁層４１を形成し、この酸化絶縁層４１に起立した薄い半導体層（フィン）４２，４３が形成される。そして、Ｐｆｅｔ領域のフィン４２はＰ型の不純物が拡散されたソース・ドレインを有し、Ｎｆｅｔ領域のフィン４３はＮ型の不純物が拡散されたソース・ドレインを有する。
【０１０１】
次に、図１１Ｂに示す半導体装置４０のゲート電極４４の構造を説明する。
ゲート電極４４は、上述のフィン４２，４３のチャネル領域を、一方の側面から対向する他方の側面までを覆う、コ字状に形成されている。半導体装置４０のゲート電極は、Ｐｆｅｔ領域とＮｆｅｔ領域とでそれぞれ異なる構成を有する。
【０１０２】
Ｐｆｅｔ領域では、酸化絶縁層４１上に、ＨＫ絶縁層４５及びＰｆｅｔ用ＷＦ（work function）メタル層４６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層４７を介して埋め込み金属層４８が形成されている。また、Ｎｆｅｔ領域では、酸化絶縁層４１上に、ＨＫ絶縁層４５及びＮｆｅｔ用ＷＦ（work function）メタル層４７を介して埋め込み金属層４８が形成されている。
半導体装置４０では、Ｐｆｅｔ用ＷＦメタル層４６又はＮｆｅｔ用ＷＦメタル層４７と、埋め込み金属層４８とからメタルゲート電極４４が形成されている。
【０１０３】
ＨＫ絶縁層４５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等が挙げられる。また、ＨＫ絶縁層４５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層４８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【０１０４】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層４８の側壁に、サイドウォールスペーサ５１が形成されている。また、Ｐｆｅｔ領域では、ＨＫ絶縁層４５とサイドウォールスペーサ５１の内壁の下層部に、オフセットスペーサ４９が形成されている。このため、Ｐｆｅｔ領域では、サイドウォールスペーサ２１の内壁側から、オフセットスペーサ４９、ＨＫ絶縁層４５、Ｐｆｅｔ用ＷＦメタル層４６及びＮｆｅｔ用ＷＦメタル層４７からなる多層体を有する。そして、この多層体で囲まれた内側に埋め込み金属層４８が形成されている。
サイドウォールスペーサ５１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ４９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【０１０５】
オフセットスペーサ４９は、サイドウォールスペーサ５１内壁の下部にのみ形成されている。また、オフセットスペーサ４９は、フィン４２の上部よりも高い位置まで形成されている。従って、フィン４２が形成されている部分では、ＨＫ絶縁層及びＰｆｅｔ用ＷＦメタル層４６とサイドウォールスペーサ５１とは、オフセットスペーサ４９を介してのみフィン４２と接続される。
【０１０６】
サイドウォールスペーサの開口部の大きさはリソグラフィ工程におけるパターニングにより形成されるため、同一パターンであることが好ましい。
これは、微細なパターンを加工する場合には、製造容易性の為、一定で規則正しいパターニングの設計が要求されているためである。このため、Ｎｆｅｔ領域とＰｆｅｔ領域とで、サイドウォールスペーサの開口部が同じ大きさで形成されることが好ましい。しかし、Ｎｆｅｔ領域とＰｆｅｔ領域とで、サイドウォールスペーサ開口部を同じにすると、それぞれの拡散層プロファイルに合わせたゲート長の最適化ができない。
そこで、サイドウォールスペーサ開口部内に、オフセットスペーサ１９を形成し、開口部の大きさを調整する。ＷＦメタル層４６とサイドウォールスペーサ５１との間にオフセットスペーサ４９が形成されていることにより、Ｐｆｅｔ領域のゲート長を調整することができる。そして、開口部内において、オフセットスペーサ４９により、Ｐｆｅｔ用ＷＦメタル層４６が形成される範囲は調整されるため、ゲート長を任意の長さに最適化することができる。
【０１０７】
また、ｆｉｎ型の半導体装置の場合には、ゲート電極底部とゲート側壁形状とがゲート長に影響する。このため、ゲート電極が形成されるサイドウォールスペーサの内壁がテーパ状となる場合やラフネスが存在する場合には、ゲート長にばらつきが発生し、最適化が困難となる。
これに対し、第４実施形態の半導体装置では、サイドウォールスペーサ５１の内壁側、特に、サイドウォールスペーサ５１とＨＫ絶縁層４５との間、又は、ＨＫ絶縁層４５とＷＦメタル層４６との間にオフセットスペーサ４９を形成する。この構造により、例えば、サイドウォールスペーサ５１の内壁にラフネスが存在する場合には、オフセットスペーサ４９によりフィン４２が形成されたサイドウォールスペーサ５１内壁を平坦化することができる。また、例えば、サイドウォールスペーサ５１の内壁がテーパ状であった場合にも、オフセットスペーサ４９を形成することにより、フィン４２の形成部分の内壁を垂直にしてゲート長を調整することができる。
【０１０８】
なお、オフセットスペーサは、図１１に示すように、Ｐｆｅｔ領域のみに形成する場合だけでなく、Ｎｆｅｔ領域のみ、又は、Ｐｆｅｔ領域とＮｆｅｔ領域との両方に形成されていてもよい。この場合には、Ｐｆｅｔ領域とＮｆｅｔ領域とで、オフセットスペーサの厚さを変えることで、それぞれのゲート長を最適化することもできる。
【０１０９】
上記の第４実施形態の半導体装置で示すように、上述の第１実施形態及び第２実施形態のようなＰｌａｎａｒ型構造の半導体装置のゲート電極構造を、ｆｉｎ型構造の半導体装置に適用することができる。そして、オフセットスペーサの厚さを変えることにより、ゲート長の最適化が可能となる。従って、リソグラフィ工程において同一パターンにダミーゲート電極及びサイドウォールスペーサを形成した場合にも、各領域において最適化したゲート長を有する半導体装置を構成することができる。
【０１１０】
〈８．第４実施形態の半導体装置の製造方法〉
次に、第４実施形態の半導体装置の製造方法について説明する。第４実施形態の半導体装置の製造方法は、上述の第１実施形態の半導体装置の製造方法をｆｉｎ型半導体装置に適用する以外は、同様の工程により行うことができる。以下の説明では、第１実施形態の半導体装置の製造方法と同様の工程については詳細な説明を省略して記載する。
【０１１１】
［フィン形成］
まず、図１２Ａに示すように、酸化絶縁層４１上にフィン４２，４３を形成する。
公知の方法により、Ｐｆｅｔ領域にフィン４２を形成する。また、Ｎｆｅｔ領域にフィン４３を形成する。例えば、シリコン等の半導体層を堆積した後、Ｐ型又はＮ型の不純物をイオン注入してソース・ドレインを形成し、所定のフィン形状にエッチングする。
【０１１２】
［ダミーゲート形成］
次に、酸化絶縁層４１のＮｆｅｔ領域上とＰｆｅｔ領域上とに、ゲート絶縁膜とダミーゲート電極を形成する。
まず、フィン４２，４３の表面に、例えばドライ酸化（Ｏ２、７００℃）によりゲート絶縁膜を１〜３ｎｍ程度形成する。そして、ＣＶＤ法等を用いて、ダミーゲート電極材料層を形成する。ダミーゲート電極材料層は、酸化絶縁層４１上に、例えば、ポリシリコン又はアモルファスシリコンを５０〜１００ｎｍ堆積して形成する。堆積後、リソグラフィを用いてレジストパターンを形成した後、このレジストをマスクとして、ダミーゲート電極材料層に異方性エッチングを行う。ダミーゲート電極材料層をパターニングすることにより、図１２Ａに示すように、酸化絶縁層４１上に、ダミーゲート電極５３を形成する。
【０１１３】
［サイドウォールスペーサ形成］
次に、ダミーゲート電極５３の側壁に、サイドウォールスペーサ５１を形成する。
プラズマＣＶＤにより、酸化絶縁層４１上にダミーゲート電極５３を覆って、Ｓｉ３Ｎ４を５０〜１５０ｎｍ堆積する。この後、異方性エッチングを行い、Ｓｉ３Ｎ４層をエッチバックすることによりダミーゲート電極５３の側壁にサイドウォールスペーサ５１を形成する。
【０１１４】
さらに、ダミーゲート電極５３及びサイドウォールスペーサ５１を覆って、酸化絶縁層４１上に層間絶縁層５２としてＳｉＯ２を１００〜１０００ｎｍ程度堆積する。そして、図１２Ｂに示すように、ＣＭＰにより平坦化を行うことでダミーゲート電極５３の上面を露出する。
【０１１５】
［ダミーゲート除去］
次に、図１２Ｃに示すように、ダミーゲート電極５３を除去し、サイドウォールスペーサ５１の内側を開口し、フィン４２，４３を露出させる。ダミーゲート電極５３の除去は、ポリシリコン又はアモルファスシリコンからなる場合には、ドライエッチング法あるいはＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を使ったウェットエッチング法により行う。このとき、ダミーゲート電極５３の下部にゲート絶縁膜として形成されているＳｉＯ２も、ウェットエッチング法等を用いて除去する。
【０１１６】
［オフセットスペーサ形成］
次に、図１３Ｄに示すように、Ｐｆｅｔ領域において、ダミーゲート除去後の溝内において、サイドウォールスペーサ５１の内壁にオフセットスペーサ４９を形成する。
まず、酸化絶縁層４１上の全面、サイドウォールスペーサ５１の内壁側開口部内、及び、露出されたフィン４２，４３上に、オフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。そして、オフセットスペーサ材料層を異方性エッチングによりエッチバックする。
オフセットスペーサ材料層のエッチバックでは、サイドウォールスペーサ５１の開口部から露出するフィン４２，４３の側壁に形成されるオフセットスペーサ材料層が除去されるまで、オーバーエッチングを行う。このようにエッチングを行うことにより、フィン４２，４３の側壁に残存させずに、サイドウォールスペーサ５１の内壁側のみにオフセットスペーサ４９を形成することができる。
【０１１７】
このとき、上述のダミーゲート電極５３及びサイドウォールスペーサ５１は、フィンの２倍以上の高さで形成する必要がある。フィンの２倍以上の高さとすることにより、フィン４２，４３の側壁に形成されるオフセットスペーサ材料層が除去されるまで、オーバーエッチングを行った場合に、サイドウォールスペーサ５１内壁側において、フィン４２，４３が形成されている高さ以上にオフセットスペーサ４９が残存する。
また、上述の第１実施形態の半導体装置の製造方法と同様に、ダミーゲート除去工程において、ゲート絶縁膜の除去を行わず、オフセットスペーサ４９の形成後にゲート絶縁膜を除去することも可能である。
【０１１８】
オフセットスペーサ４９形成後、酸化絶縁層４１上の全面にレジスト層を形成し、リソグラフィによりＮｆｅｔ領域のダミーゲート除去後の溝を開口するレジストパターンを形成する。そして、ＨＦ溶液等を用いたウェットエッチング法等を行い、Ｎｆｅｔ領域のサイドウォールスペーサ５１の内壁側に形成されたオフセットスペーサを除去する。
【０１１９】
［ＨＫ絶縁層形成］
次に、図１３Ｅに示すように、ＨＫ絶縁層４５によりゲート絶縁膜を形成する。
サイドウォールスペーサ５１の内壁側開口部内を覆って層間絶縁層５２の全面に、ＡＬＤ（Atomic Layer Deposition）法等を用いてＨＫ絶縁層４５を用いて形成する。ＨＫ絶縁層４５は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。
【０１２０】
［ＷＦメタル層形成］
ＨＫ絶縁層４５を形成後、ＷＦ（work function）メタル層を形成する。ＷＦメタル層により、単一又はＮＭＯＳとＰＭＯＳとで別個のメタルゲート電極が形成される。以下、ＮＭＯＳとＰＭＯＳとに異なるＷＦメタル層を形成する場合について説明する。
【０１２１】
まず、Ｐｆｅｔ用ＷＦメタル層４６を先に形成する。
図１３Ｅに示すように、ＨＫ絶縁層４５上に、Ｐｆｅｔ用ＷＦメタル層４６を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｐｆｅｔ用ＷＦメタル層４６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。
【０１２２】
次に、Ｐｆｅｔ用ＷＦメタル層４６をＮｆｅｔ領域からドライ又はウェットエッチング法により取り除く。このとき、Ｎｆｅｔ領域にあるＨＫ絶縁層４５は除去せずに残す。例えば、Ｐｆｅｔ領域のＰｆｅｔ用ＷＦメタル層４６を残存させる部分にレジストパターンを形成し、このレジストパターンをマスクとして、Ｎｆｅｔ領域のＰｆｅｔ用ＷＦメタル層４６をエッチングする。Ｐｆｅｔ用ＷＦメタル層４６としてＴｉＮを形成した場合には、例えばアンモニア過酸化水素水を用いてＰｆｅｔ用ＷＦメタル層４６をＮｆｅｔ領域から取り除く。
【０１２３】
そして、ＨＫ絶縁層４５及びＰｆｅｔ用ＷＦメタル層４６上に、Ｎｆｅｔ用ＷＦメタル層４７を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【０１２４】
［ゲートメタル埋め込み］
Ｐｆｅｔ用ＷＦメタル層４６及びＮｆｅｔ用ＷＦメタル層４７を形成後、図１３Ｆに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層４８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層４８は、上述のように、ダミーゲート電極を除去した溝内に、オフセットスペーサ４９、ＨＫ絶縁層４５、Ｐｆｅｔ用ＷＦメタル層４６、及び、Ｎｆｅｔ用ＷＦメタル層４７等の形成後、低抵抗ゲート材料を埋め込んで低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層５２上の低抵抗ゲート材料層、Ｎｆｅｔ用ＷＦメタル層４７、Ｐｆｅｔ用ＷＦメタル層４６及びＨＫ絶縁層４５を除去して平坦化する。
【０１２５】
この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層４８を形成する。また、この工程において、埋め込み金属層４８の形成と同時に、層間絶縁層５２上に連続して形成されていた、Ｎｆｅｔ用ＷＦメタル層４７、Ｐｆｅｔ用ＷＦメタル層４６及びＨＫ絶縁層４５を除去し、溝内にのみ残存させる。
【０１２６】
以上の工程により、図１１に示す半導体装置４０を製造することができる。この製造方法によれば、フィン型の半導体層を形成する工程と加えることで、第１実施形態と同様の製造工程により、本実施の形態のフィン型半導体装置を製造することができる。そして、オフセットスペーサをサイドウォールスペーサ内壁とＷＦメタル層との間に形成することによりゲート長の最適化が可能である。
【０１２７】
なお、第４実施形態の半導体装置では、第１実施形態と同様に、オフセットスペーサをサイドウォールスペーサ内壁とＨＫ絶縁層との間に形成しているが、オフセットスペーサの形成位置は、サイドウォールスペーサ内壁とＷＦメタル層との間であれば特に限定されない。例えば、第２実施形態の半導体装置のように、サイドウォールスペーサ内壁側において、ＨＫ絶縁層とＷＦメタル層との間にオフセットスペーサを形成してもよい。
この場合には、図１２Ｃを用いて説明したようにダミーゲート電極を除去した後、ダミーゲート除去後の溝内にＨＫ絶縁層を形成する。そして、図１３Ｄを用いて説明したようにＨＫ絶縁層上にオフセットスペーサ材料層をフィンの２倍以上の高さで形成した後、オフセットスペーサ材料をエッチバックし、サイドウォールスペーサの内壁側のみにオフセットスペーサを形成する。さらに、図１３Ｅ，Ｆを用いて説明したように、溝内にＷＦメタル層と埋め込み金属層を形成する。このように、第４実施形態の半導体装置の製造方法に、第２実施形態の半導体装置の製造方法を適用することで、ＨＫ絶縁層とＷＦメタル層との間にオフセットスペーサが形成されたフィン型の半導体装置を製造することができる。
【０１２８】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【０１２９】
１０，２０，３０，４０，６０ 半導体装置、１１，６１ 半導体基体、１２ 素子分離、１３ Ｎウェル領域、１４ Ｐウェル領域、１５，４５，６５ ＨＫ絶縁層、１６，４６，６６ Ｐｆｅｔ用ＷＦメタル層、１７，４７，６７ Ｎｆｅｔ用ＷＦメタル層、１８，４８ 埋め込み金属層、１９，４９ オフセットスペーサ、２１，５１，６９ サイドウォールスペーサ、２２，５２，６４ 層間絶縁層、２３，２４ ソース・ドレイン、２５，５３，７１ ダミーゲート電極、２６，７２ ゲート絶縁膜、２７ レイズドソース・ドレイン部、４１ 酸化絶縁層、４２，４３ フィン、４４，６２，６３ ゲート電極、６８ メタルゲート電極
【技術分野】
【０００１】
本発明は、メタルゲート電極を用いた半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
従来、半導体装置はムーアの法則に従い、１８〜２４ヶ月ごとに集積度が倍になっていた。ところが、９０ｎｍノードあたりから、ゲート・トンネル・リーク電流が無視できなくなり、ＭＯＳＦＥＴのゲート酸化膜の薄膜化がほとんど止まっている。また、短チャネル効果の制御が困難になり、ゲート長の微細化もゆるやかに進んでいる。
【０００３】
その結果、ＭＯＳＦＥＴ自身の性能が向上しにくくなり、９０ｎｍノード以降、ＤＳＬ（Dual Stress Liner）や、ｅｍｂｅｄｄｅｄ ＳｉＧｅといった機械的ストレスを利用した移動度向上エンジニアリングが行われてきた。製造的に考えられる機械的ストレス技術は４５ｎｍノードまでにほぼ採用されている。４５ｎｍ以降は、高誘電率（ＨＫ：Ｈｉｇｈ−ｋ）及びメタルゲート電極（ＭＧ：Ｍｅｔａｌ−Ｇａｔｅ）を用いたＨＫＭＧ構造により、ゲート酸化膜の誘電率を高めることでゲート酸化膜のスケーリングが再び進みはじめた。
【０００４】
ＨＫＭＧ構造はＧａｔｅ−ｆｉｒｓｔとＧａｔｅ−ｌａｓｔという主に２種類の製造方法がある。
Ｇａｔｅ−ｆｉｒｓｔは従来のＰｏｌｙ−Ｓｉゲート、ＳｉＯＮゲート絶縁膜構造をＨＫＭＧに置き換えただけなので、構造が比較的シンプルである。
一方、Ｇａｔｅ−ｌａｓｔは最初に形成したＰｏｌｙ−Ｓｉダミーゲート電極を、層間絶縁層形成後に取り除き、ＨＫＭＧに置き換える（例えば、特許文献１参照）。このため、製造方法が従来の半導体装置と大きく異なる。Ｇａｔｅ−ｌａｓｔ構造では同一Ｈｉｇｈ−ｋ（ＨＫ）絶縁層を用いて、ＮＭＯＳとＰＭＯＳとで異なる仕事関数（ＷＦ：work function）を持つメタルが用いられる場合が多い。また、非常に微細なパターンを加工するため、製造容易性の為に、パターニングされるゲート長は一定で規則正しく配置されることが望ましい。
【０００５】
ここで、図１４に、従来のＨＫＭＧ構造の半導体装置を示す。また、図１５に従来のＨＫＭＧ構造の半導体装置の製造方法として、Ｇａｔｅ−ｌａｓｔの製造工程を示す。
【０００６】
図１４に示す半導体装置６０は、所定の素子分離及び拡散領域が形成された半導体基体６１と、この半導体基体６１上に形成されたゲート電極６２，６３と、層間絶縁層６４とを備える。ゲート電極６２は、半導体基体６１上に、ＨＫ絶縁層６５及びＰｆｅｔ用ＷＦ（work function）メタル層６６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層６７を介してメタルゲート電極６８が形成されている。ゲート電極６３は、半導体基体６１上に、ＨＫ絶縁層６５及びＮｆｅｔ用ＷＦ（work function）メタル層６７を介してメタルゲート電極６８が形成されている。また、ゲート電極６２及びゲート電極６３は、メタルゲート電極６８の側壁に、サイドウォールスペーサ６９が形成されている。
【０００７】
次に、図１４に示す半導体装置６０の製造方法を説明する。
まず、図１５Ａに示すように、半導体基体６１上に、ゲート絶縁膜７２とダミーゲート電極７１とを形成する。ダミーゲート電極７１は、半導体基体６１に例えばドライ酸化（Ｏ２、７００℃）によりゲート絶縁膜７２を形成した後、ゲート絶縁膜７２上にＣＶＤ法等を用いて、ダミーゲート電極材料層を形成する。そして、ダミーゲート電極材料層上に、リソグラフィを用いてレジストパターンを形成する。このレジストをマスクとして、ゲート絶縁膜７２とダミーゲート電極材料層に異方性エッチングを行い、ダミーゲート電極７１を形成する。このとき、非常に微細なパターンを加工するため、ダミーゲート電極材料層上にリソグラフィを用いて形成されるレジストパターンは、製造容易性の為に一定の大きさに形成される。
【０００８】
そして、Ｓｉ３Ｎ４層等をプラズマＣＶＤ法等を用いて形成した後、エッチバックすることによりダミーゲート電極７１の側壁に、サイドウォールスペーサ６９を形成する。さらに、ダミーゲート電極７１及びサイドウォールスペーサ６９を覆って、半導体基体６１上に層間絶縁層６４を形成し、ＣＭＰ法を用いて平坦化する。
この後、図１５Ｂに示すように、ドライエッチング法又はウェットエッチング法を用いて、ダミーゲート電極７１を除去し、サイドウォールスペーサ６９の内側を開口する。
【０００９】
そして、図１５Ｃに示すように、ダミーゲート電極除去後の溝内において、ＨＫ絶縁層６５、Ｐｆｅｔ用ＷＦメタル層６６、Ｎｆｅｔ用ＷＦメタル層６７を形成する。さらに、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、ＣＭＰ法を用いて層間絶縁層６４上を平坦化し、メタルゲート電極６８を形成する。
以上の工程により、図１４に示す従来のＨＫＭＧ構造の半導体装置を製造することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１３４４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、先端ＣＭＯＳではゲート容量削減のため、ＮＭＯＳとＰＭＯＳとでゲート長を最適化する場合がある。ゲート長の最適化は、短チャネル効果が許す範囲で可能な限り小さい値にする。ところが、非常に微細なパターンリソグラフィを用いて形成する場合には、ダミーゲートのゲート長をＮＭＯＳとＰＭＯＳごとに変えると、リソグラフィ工程に大きな負担がかかり、製造コストが大きくなる。つまり、パターニングされるゲート長が一定で規則正しく配置されるため、最適化したゲート長を容易に製造することができない。
【００１２】
また、従来のＰｌａｎａｒ型構造ではゲート長がゲート電極底で定義されていた。しかし、２２ｎｍ世代以降に採用の可能性があるｆｉｎ構造では、ゲート側壁形状もゲート長に影響する。すなわち、ゲート電極側壁がテーパ状となる場合や、側壁にラフネスが存在する場合にゲート長にばらつきが発生する。特に、フィンを高くして実効的なゲート幅を増加する際に、加工上の顕著な問題となる。
【００１３】
上述した問題の解決のため、本発明においては、微細構造を有する半導体装置において、ゲート長の最適化が可能な半導体装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサとを備える。そして、メタルゲート電極側壁とサイドウォールスペーサ内壁との間に形成されたオフセットスペーサとを備える。
本発明の半導体装置では、オフセットスペーサが、第１導電型のトランジスタ及び第２導電型のトランジスタのいずれか一方に形成される。或いは、第１導電型のトランジスタと第２導電型のトランジスタとに、厚さの異なるオフセットスペーサが形成される。
【００１５】
また、本発明の半導体装置は、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたオフセットスペーサとを備える。そして、オフセットスペーサを介してメタルゲート電極の側壁にサイドウォールスペーサが形成され、ゲート絶縁膜が、メタルゲート電極の底部からサイドウォールスペーサ内壁まで連続して形成され、オフセットスペーサとサイドウォールスペーサとの間にゲート絶縁膜が介在する。
【００１６】
また、本発明の半導体装置は、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたＷＦメタル層と、ＷＦメタル層上に形成された埋め込み金属層とを備える。そして、ＷＦメタル層上において、埋め込み金属層の側壁にオフセットスペーサが形成され、このオフセットスペーサを介して埋め込み金属層の側壁にサイドウォールスペーサが形成される。
【００１７】
また、本発明の半導体装置の製造方法は、基体に第１導電型の半導体領域及び第２導電型の半導体領域を形成する工程を有する。そして、第１導電型の半導体領域及び第２導電型の半導体領域において、基体上にダミーゲート電極を形成する工程と、ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程とを有する。さらに、サイドウォールスペーサを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、ダミーゲート電極を除去する工程とを有する。
また、第１導電型の半導体領域及び第２導電型の半導体領域のいずれか一方において、サイドウォールスペーサ内壁にオフセットスペーサを形成する、或いは、サイドウォールスペーサ内壁に厚さの異なるオフセットスペーサを形成する工程を有する。
そして、サイドウォールスペーサ内に露出する基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にメタルゲート電極を形成する工程とを有する。
【００１８】
また、本発明の半導体装置の製造方法は、基体上にダミーゲート電極を形成する工程と、サイドウォールスペーサ及び層間絶縁層を形成する工程と、ダミーゲート電極を除去する工程とを有する。そして、サイドウォールスペーサ内に露出する基体上、及び、サイドウォールスペーサ内壁に高誘電率材料からなるゲート絶縁膜を形成する工程を有する。さらに、ゲート絶縁膜の側壁部にオフセットスペーサを形成する工程と、ゲート絶縁膜上及びオフセットスペーサ内壁側にメタルゲート電極を形成する工程とを有する。
【００１９】
また、本発明の半導体装置の製造方法は、基体上に誘電率材料からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にＷＦメタル層を形成する工程と、ＷＦメタル層上にダミーゲート電極を形成する工程とを有する。そして、ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、サイドウォールスペーサを埋め込み、かつダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、ダミーゲート電極を除去する工程とを有する。さらに、サイドウォールスペーサ内に露出するＷＦメタル層上、及び、サイドウォールスペーサ内壁にオフセットスペーサを形成する工程と、ゲート絶縁膜上及びオフセットスペーサ内壁側に埋め込み金属層を形成する工程とを有する。
【００２０】
本発明の半導体装置、及び、本発明により製造される半導体装置では、メタルゲート電極とサイドウォールスペーサとの間に形成されたオフセットスペーサにより、トランジスタのゲート長が制限される。従って、サイドウォールスペーサの内壁側の領域の大きさにかかわらず、オフセットスペーサによりメタルゲート電極の形成領域を任意の大きさに制御することができる。このため、微細パターンが形成される半導体装置のゲート長の最適化が可能となる。
【発明の効果】
【００２１】
本発明によれば、微細構造を有し、ゲート長の最適化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態の半導体装置の構成を示す図である。
【図２】Ａ〜Ｃは、第１実施形態の半導体装置の製造工程を示す図である。
【図３】Ｄ〜Ｆは、第１実施形態の半導体装置の製造工程を示す図である。
【図４】Ｇ〜Ｈは、第１実施形態の半導体装置の製造工程を示す図である。
【図５】本発明の第２実施形態の半導体装置の構成を示す図である。
【図６】Ａ〜Ｃは、第２実施形態の半導体装置の製造工程を示す図である。
【図７】Ｄ〜Ｆは、第２実施形態の半導体装置の製造工程を示す図である。
【図８】本発明の第３実施形態の半導体装置の構成を示す図である。
【図９】Ａ〜Ｃは、第３実施形態の半導体装置の製造工程を示す図である。
【図１０】Ｄ〜Ｆは、第３実施形態の半導体装置の製造工程を示す図である。
【図１１】Ａは、本発明の第４実施形態の半導体装置の構成を示す平面図である。Ｂは、発明の第４実施形態の半導体装置の構成を示す断面図である。
【図１２】Ａ〜Ｃは、第４実施形態の半導体装置の製造工程を示す図である。
【図１３】Ｄ〜Ｆは、第４実施形態の半導体装置の製造工程を示す図である。
【図１４】従来の半導体装置の構造を示す図である。
【図１５】Ａ〜Ｃは、従来の半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．第１実施形態の半導体装置の製造方法
３．半導体装置の第２実施形態
４．第２実施形態の半導体装置の製造方法
５．半導体装置の第３実施形態
６．第３実施形態の半導体装置の製造方法
７．半導体装置の第４実施形態（ｆｉｎ型）
８．第４実施形態の半導体装置の製造方法（ｆｉｎ型）
【００２４】
〈１．半導体装置の第１実施形態〉
図１に、第１実施形態の半導体装置の概略構成図を示す。図１に示す半導体装置１０は、Ｐｌａｎａｒ型構造を有するｎ型のＦＥＴ（Field effect transistor）領域（以下、Ｎｆｅｔ領域）とｐ型のＦＥＴ（Field effect transistor）領域（以下、Ｎｆｅｔ領域）とからなり、一方のゲート電極にオフセットスペーサが形成された構成である。なお、以下の説明では、半導体装置の第１導電型をｐ型とし、第２導電型をｎ型として説明する。
【００２５】
図１に示す半導体装置１０は、例えば、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、Ｎｆｅｔ領域の活性領域にはＮウェル領域１３が形成され、Ｐｆｅｔ領域の活性領域にはＰウェル領域１４が形成されている。
【００２６】
Ｎｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５及びＮｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。また、Ｐｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦ（work function）メタル層１６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。
半導体装置１０では、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７と、埋め込み金属層１８とからなるメタルゲート電極が形成されている。
【００２７】
ＨＫ絶縁層１５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いることができる。また、ＨＫ絶縁層１５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層１８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【００２８】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層１８の側壁に、サイドウォールスペーサ２１が形成されている。また、Ｐｆｅｔ領域では、メタルゲート電極のサイドウォールスペーサ２１の内壁に、オフセットスペーサ１９が形成されている。このため、Ｐｆｅｔ領域では、サイドウォールスペーサ２１の内壁側から、オフセットスペーサ１９、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７からなる多層体を有する。そして、この多層体で囲まれた内側に埋め込み金属層１８が形成されている。
サイドウォールスペーサ２１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ１９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【００２９】
オフセットスペーサ１９は、Ｎｆｅｔ領域とＰｆｅｔ領域とで、それぞれのゲート長を調整するために形成されている。
Ｎｆｅｔ領域とＰｆｅｔ領域とは、サイドウォールスペーサの開口部が同じ大きさで形成されることが好ましい。これは、微細なパターンを加工する場合には、製造容易性の為にパターニングを一定で規則正しく設計することが望まれているためである。サイドウォールスペーサの開口部の大きさは、リソグラフィ工程におけるゲート電極のパターニングにより決定されるため、同一パターンであることが好ましい。特に、ゲート電極を形成する場合において、ゲート長方向の長さが微細化されている。このため、ゲート電極のゲート長方向の長さをＮｆｅｔ領域とＰｆｅｔ領域とで同じ長さに形成することで、リソグラフィ工程における負担を軽減することができる。
しかし、Ｎｆｅｔ領域とＰｆｅｔ領域とで、リソグラフィ工程を同一パターンで行うと、それぞれの拡散層プロファイルに合わせたゲート長の最適化ができない。そこで、サイドウォールスペーサ開口部内に、オフセットスペーサ１９を形成し、開口部の大きさを調整する。サイドウォールスペーサ２１の内壁にオフセットスペーサ１９が形成されていることにより、開口部内でＷＦメタル層１６が形成される範囲を調整することができる。このため、ゲート長を任意の長さで最適化することができる。
【００３０】
図１に示す半導体装置１０では、オフセットスペーサ１９を備えるＰｆｅｔ領域の方が、オフセットスペーサ１９を備えないＮｆｅｔ領域よりもゲート長が小さくなる。なお、オフセットスペーサは、Ｐｆｅｔ領域のみに形成する場合だけでなく、Ｐｆｅｔ領域とＮｆｅｔ領域との両方に形成されていてもよい。Ｐｆｅｔ領域とＮｆｅｔ領域との両方にオフセットスペーサを形成する場合、Ｐｆｅｔ領域とＮｆｅｔ領域とのオフセットスペーサの厚さは特に限定されない。例えば、Ｐｆｅｔ領域とＮｆｅｔ領域とにおいて、それぞれ同じ厚さのオフセットスペーサを形成してもよく、また、それぞれ異なる厚さのオフセットスペーサを形成してもよい。特に、Ｐｆｅｔ領域とＮｆｅｔ領域とにおいて、それぞれのＭＯＳでゲート長を最適化するためにオフセットスペーサの厚さを適宜調整することが好ましい。
【００３１】
埋め込み金属層１８の両側であり、サイドウォールスペーサ２１の直下の半導体基体１１には、Ｐ型の不純物拡散領域であるソース・ドレイン２３、又は、Ｎ型の不純物拡散領域であるソース・ドレイン２４が形成されている。ソース・ドレイン２３，２４には、図示しない、ＬＤＤ（Lightly Doped Drain）及びＨａｌｏが形成されている。また、サイドウォールスペーサ２１から露出したソース・ドレイン２３，２４の表層は、シリサイド化されている。ソース・ドレイン２３，２４のシリサイドは、例えばコバルトシリサイド、ニッケルシリサイド又は白金シリサイド等からなる。
【００３２】
上記の第１実施形態の半導体装置では、メタルゲート電極及びＷＦメタル層の側面にオフセットスペーサが形成されている。このため、オフセットスペーサの厚さを変えることにより、ゲート長を任意に設定することができる。従って、リソグラフィ工程において同一パターンにダミーゲート電極及びサイドウォールスペーサを形成した場合にも、各領域において最適化したゲート長を有する半導体装置を構成することができる。
【００３３】
〈２．第１実施形態の半導体装置の製造方法〉
次に、第１実施形態の半導体装置の製造方法について説明する。
［素子分離形成］
まず、シリコン基板からなる半導体基体１１上に、ＳｉＯ２、Ｓｉ３Ｎ４を順次形成する。そして、活性領域を形成する部分に、レジストパターニングを行う。形成したレジストパターンをマスクにして、Ｓｉ３Ｎ４、ＳｉＯ２、及び、半導体基体１１を順次エッチングし、トレンチ（トレンチ領域）を形成する。このとき、半導体基体１１のトレンチの深さが３５０〜４００ｎｍになるまでエッチングを行う。Ｓｉ３Ｎ４パターン領域が活性化領域となり、トレンチ領域がフィールド酸化膜となる。
【００３４】
この後、トレンチ領域を、ＳｉＯ２で埋め込む。例えば、高密度プラズマＣＶＤ等を用いることにより、段差被覆性が良好で緻密な膜を形成することができる。そして、ＣＭＰ（Chemical Mechanical Polish）により表面を平坦化する。Ｓｉ３Ｎ４領域では、Ｓｉ３Ｎ４上のＳｉＯ２膜が除去できるまで、ＣＭＰによる研磨を行う。
【００３５】
次に、Ｓｉ３Ｎ４を、例えば、熱リン酸により除去し、活性領域を形成する。
活性領域を形成する部分の表面に、例えば１０ｎｍのＳｉＯ２（犠牲酸化膜）を形成する。Ｎｆｅｔを形成する領域に、Ｐｗｅｌｌ領域の形成やパンチスルーの阻止を目的とした埋め込み層を形成するイオン注入、及び、閾値電圧（Ｖｔｈ）調整のためのイオン注入を行い、Ｎｆｅｔのチャネル領域を形成する。また、Ｐｆｅｔを形成する領域に、Ｎｗｅｌｌ領域の形成及びパンチスルーの阻止を目的とした埋め込み層を形成するイオン注入、及び、閾値電圧（Ｖｔｈ）調整のためのイオン注入を行い、Ｐｆｅｔのチャネル領域を形成する。
以上の工程により、図２Ａに示すように、半導体基体１１に、Ｎウェル領域１３とＰウェル領域１４、及び、両領域を区分する素子分離１２を形成する。
【００３６】
［ダミーゲート形成］
次に、図２Ｂに示すように、半導体基体１１のＮウェル領域１３上とＰウェル領域１４上とに、ダミーゲート電極を形成する。
まず、活性領域を形成する際に半導体基体１１上に設けた犠牲酸化膜を、フッ化水素（ＨＦ）溶液で剥離する。剥離後、ドライ酸化（Ｏ２、７００℃）によりゲート絶縁膜２６を１〜３ｎｍ程度形成する。酸化ガスとしては、例えば、ドライＯ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ、ＮＯの混合ガスを用いることができる。また、ファーナスアニール（Furnace Anneal）処理や、ラピッドサーマルアニール（Rapid Thermal Anneal，RTA）処理を用いることも可能である。
【００３７】
次に、ＣＶＤ法等を用いて、ダミーゲート電極材料層を形成する。ダミーゲート電極材料層は、ゲート絶縁膜２６上に、例えば、ポリシリコン又はアモルファスシリコンを５０〜１００ｎｍ堆積して形成する。続いて、ハードマスクとしてＳｉ３Ｎ４をＬＰ−ＣＶＤ（Low Pressure-Chemical Vaper Deposition）法を用いて、例えば５０〜１００ｎｍ程度堆積する。堆積後、リソグラフィを用いてＳｉ３Ｎ４ハードマスクに電極のパターンを形成した後、このハードマスクパターンを用いてゲート絶縁膜２６とダミーゲート電極材料層に異方性エッチングを行う。ダミーゲート電極材料層をパターニングすることにより、図２Ｂに示すように、半導体基体１１上に、ゲート絶縁膜２６とダミーゲート電極２５を形成する。
ダミーゲート電極のパターンを、Ｎｆｅｔ領域とＰｆｅｔ領域とで同じ形状に形成する。微細なパターンを加工する場合には、リソグラフィ工程での製造容易性の為に、パターニングを一定で規則正しく設計することが望まれている。このため、Ｎｆｅｔ領域とＰｆｅｔ領域とにおいて、ダミーゲート電極を同じパターンで形成することにより、リソグラフィ工程での負担を軽減することができる。特に、ゲート電極を形成する場合において、ゲート長方向の長さが微細化されるため、Ｎｆｅｔ領域とＰｆｅｔ領域とにおいて、ダミーゲート電極のゲート長方向の長さを同じパターンで形成することが好ましい。
【００３８】
［拡散領域形成］
次に、図２Ｃに示すように、ダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成し、Ｎウェル領域１３にＰ型のソース・ドレイン２３、Ｐウェル領域１４にＮ型のソース・ドレイン２４を形成する。
【００３９】
まず、Ｐｆｅｔ領域に、ＢＦ２＋を３〜５ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＰＬＤＤ領域を形成する。また、Ｎｆｅｔ領域にＡｓ＋を５〜１０ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＮＬＤＤ領域を形成する。
【００４０】
また、短チャネル効果を抑制する為に、ＬＤＤ形成と同時に、ソース・ドレインにウェルよりも不純物濃度を高めた、所謂ｈａｌｏ注入を行う。例えば、Ｎｆｅｔ領域には、Ｂを１２ｋｅＶ、３×１０１３／ｃｍ２、４５°で４分割して斜めイオン注入する。また、Ｐｆｅｔ領域にはＡｓを、７０ｋｅＶ、２×１０１３、４５°で４分割して斜めイオン注入する。
【００４１】
［サイドウォールスペーサ形成］
次に、ダミーゲート電極２５の側壁に、サイドウォールスペーサ２１を形成する。
プラズマＣＶＤにより、ダミーゲート電極２５を覆って半導体基体１１上に、Ｓｉ３Ｎ４を５０〜１５０ｎｍ堆積する。この後、異方性エッチングを行い、Ｓｉ３Ｎ４層をエッチバックすることによりダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成する。このとき、ダミーゲート電極２５のハードマスクであるＳｉ３Ｎ４を残存させる。
【００４２】
［拡散領域形成］
次に、Ｎウェル領域１３にＢＦ２＋を５〜１０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｐ型のソース・ドレイン２３を形成する。また、Ｐウェル領域１４にＡｓ＋を４０〜５０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｎ型のソース・ドレイン２４を形成する。イオン注入後、ＲＴＡ（高速アニール装置）により、１０００℃、５ｓの条件で不純物の活性化を行ない、図２Ｃに示すＭＯＳＦＥＴを形成する。
【００４３】
ＭＯＳＦＥＴを形成後、所謂サリサイド技術を用いて、ソース・ドレイン２３，２４を低抵抗化する。例えば、半導体基体１１上にＮｉをスパッタにより６〜８ｎｍ堆積する。ＲＴＡを３００〜５００、１０ｓの条件で行い、ソース・ドレイン２３，２４のＳｉ上のみシリサイド化（ＮｉＳｉ）を行う。シリサイド化後、Ｈ２ＳＯ４／Ｈ２Ｏ２など薬液によって未反応Ｎｉを除去する。
次に、図示しないコンタクトエッチングストッパとしてＳｉＮを１０〜１００ｎｍ形成する。これは、トランジスタにおいてＮＭＯＳとＰＭＯＳとに別々の機械的ストレスをかけるよう、それぞれに２種類のＳｉＮを個別に形成することも可能である。
さらに、ダミーゲート電極２５及びサイドウォールスペーサ２１を覆って、半導体基体１１上に、層間絶縁層２２としてＳｉＯ２を１００〜１０００ｎｍ程度堆積する。そして、図３Ｄに示すように、ＣＭＰ法により平坦化を行うことでダミーゲート電極２５上部を露出する。
【００４４】
［ダミーゲート除去］
次に、図３Ｅに示すように、ダミーゲート電極２５を除去し、サイドウォールスペーサ２１の内側を開口する。ダミーゲート電極２５の除去は、ポリシリコン又はアモルファスシリコンからなる場合には、ドライエッチング法又はＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を使ったウェットエッチング法により行う。このとき、ダミーゲート電極２５の下部にゲート絶縁膜２６として形成されているＳｉＯ２も、ウェットエッチング法等を用いて取り除く。
【００４５】
［オフセットスペーサ形成］
次に、図３Ｆに示すように、Ｐｆｅｔ領域において、サイドウォールスペーサ２１の内壁側に、オフセットスペーサ１９を形成する。
まず、半導体基体１１上の全面に、オフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。そして、オフセットスペーサ材料層を異方性エッチングによりエッチバックし、ダミーゲート除去後の溝内壁にオフセットスペーサ１９を形成する。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。
オフセットスペーサ１９形成後、半導体基体１１上の全面にレジスト層を形成し、リソグラフィによりＮｆｅｔ領域のダミーゲート除去後の溝を開口するレジストパターンを形成する。そして、ＨＦ溶液を用いたウェットエッチング法等を行い、Ｎｆｅｔ領域のサイドウォールスペーサ２１の内壁側に形成されたオフセットスペーサを除去する。例えば、オフセットスペーサ１９をＳｉＯ２で形成する場合には、エッチバック等により層間絶縁層２２の上部も、オフセットスペーサ材料層と同時に１０ｎｍ程度エッチングされるが、この程度のエッチング量であれば、半導体装置の構成として特に問題は発生しない。
【００４６】
また、例えば、上述のダミーゲート除去工程において、ダミーゲート電極２５のみを除去し、ゲート絶縁膜１５を残存させる。そして、オフセットスペーサ形成工程において、ＳｉＮを用いてダミーゲート電極２５上を含む半導体基体１１上の全面にオフセットスペーサ材料層を形成する。さらに、オフセットスペーサ材料層を異方性エッチングによりエッチバックし、Ｎｆｅｔ領域のオフセットスペーサをエッチングする。Ｐｆｅｔ領域にオフセットスペーサ１９を形成した後、ゲート絶縁膜２６を除去する。
上述の方法では、サイドウォールスペーサをＳｉＮで形成することにより、オフセットスペーサ材料層をエッチングする際に、層間絶縁層２２の上部のエッチングを防ぐことができる。
また、オフセットスペーサ材料層のエッチング時に、ダミーゲート電極を除去した後の溝内で半導体基体１１の表面が露出していないため、エッチングによる半導体基体１１への損傷を抑えることができる。
【００４７】
［ＨＫ絶縁層形成］
次に、図４Ｇに示すように、ＨＫ絶縁層１５によりゲート絶縁膜を形成する。
半導体基体１１の全面に、ＡＬＤ（Atomic Layer Deposition）法等を用いてＨＫ絶縁層１５を形成する。ＨＫ絶縁層１５は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。また、ＨＫ絶縁層１５として、主に下地としてＳｉＯ２を含む場合がある。この場合には、プラズマ酸化等を用いてＳｉＯ２を形成する。
【００４８】
［ＷＦメタル層形成］
ＨＫ絶縁層１５を形成後、ＷＦ（work function）メタル層を形成する。ＷＦメタル層により、単一又はＮｆｅｔ領域とＰｆｅｔ領域とで別個のメタル電極が形成される。以下、Ｎｆｅｔ領域とＰｆｅｔ領域とに異なるＷＦメタル層を形成する場合を説明する。
【００４９】
まず、Ｐｆｅｔ用ＷＦメタル層１６を先に形成する。
図４Ｇに示すように、半導体基体１１の全面においてＨＫ絶縁層１５上に、ＰＦＥＴ用ＷＦメタル層１６を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｐｆｅｔ用ＷＦメタル層１６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。
【００５０】
次に、Ｐｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域からドライ又はウェットエッチング法により取り除く。このとき、Ｎｆｅｔ領域にあるＨＫ絶縁層１５は除去せずに残す。例えば、Ｐｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６を残存させる部分にレジストパターン等を形成し、このレジストパターンをマスクとして、Ｎｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６をエッチングする。Ｐｆｅｔ用ＷＦメタル層１６としてＴｉＮを形成した場合には、例えばアンモニア過酸化水素水を用いてＰｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域から取り除く。
【００５１】
次に、図４Ｈに示すように、ＨＫ絶縁層１５及びＰｆｅｔ用ＷＦメタル層１６上に、Ｎｆｅｔ用ＷＦメタル層１７を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【００５２】
［ゲートメタル埋め込み］
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層を形成後、図４Ｉに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層１８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層１８は、上述のように、ダミーゲート電極を除去した溝内に、オフセットスペーサ１９や、ＨＫ絶縁層１５等を形成した後に、低抵抗ゲート材料を埋め込んで低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層２２上の低抵抗ゲート材料層、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及びＨＫ絶縁層１５を除去し、平坦化する。つまり、埋め込み金属層１８の形成と同時に、層間絶縁層２２上に連続して形成されていた、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及びＨＫ絶縁層１５を除去し、溝内にのみ残存させる。
【００５３】
この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層１８を形成する。また、この工程において、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及び埋め込み金属層１８からメタルゲート電極が形成される。
【００５４】
以上の工程により、図１に示す半導体装置１０を製造することができる。この製造方法によれば、従来のＧａｔｅ−ｌａｓｔの製造方法に対し、オフセットスペーサ１９をＮｆｅｔ領域から除去するためのリソグラフィ工程を１工程追加するのみで、第１実施形態の半導体装置を製造することができる。
【００５５】
〈３．半導体装置の第２実施形態〉
図５に、第２実施形態の半導体装置の概略構成図を示す。図５に示す半導体装置２０では、上述の図１に示す第１実施形態の半導体装置１０と同様の構成については、同じ符号を付して詳細な説明を省略する。
【００５６】
図５に示す半導体装置２０は、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、Ｎｆｅｔ領域の活性領域にはＮウェル領域１３が形成されており、Ｐｆｅｔ領域の活性領域にはＰウェル領域１４が形成されている。
【００５７】
Ｎｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５及びＮｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。また、Ｐｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦ（work function）メタル層１６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。
半導体装置２０では、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７と、埋め込み金属層１８とからメタルゲート電極が形成されている。
【００５８】
ＨＫ絶縁層１５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等が挙げられる。また、ＨＫ絶縁層１５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層１８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【００５９】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層１８の側壁に、サイドウォールスペーサ２１が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８の側壁部分において、ＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層１６との間にオフセットスペーサ１９が形成されている。このため、Ｐｆｅｔ領域では、サイドウォールスペーサ２１の内壁側から、ＨＫ絶縁層１５、オフセットスペーサ１９、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７からなる多層体を有する。そして、この多層体で囲まれた内側に埋め込み金属層１８が形成されている。
サイドウォールスペーサ２１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ１９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【００６０】
Ｐｆｅｔ領域では、Ｐｆｅｔ用ＷＦメタル層１６が形成される範囲によりゲート長が決定される。このため、ＨＫ絶縁層１５の内壁に、オフセットスペーサ１９を介してＰｆｅｔ用ＷＦメタル層１６を形成することにより、Ｐｆｅｔ用ＷＦメタル層１６の形成範囲を制御することができる。オフセットスペーサ１９を任意の厚さに設定することにより、サイドウォールスペーサ２１の開口部内のＰｆｅｔ用ＷＦメタル層１６の形成範囲を任意の大きさにすることができる。このため、サイドウォールスペーサ２１内の開口部の大きさに依存せずに、任意のゲート長を設定することができる。
なお、オフセットスペーサは、図５に示すように、Ｐｆｅｔ領域のみに形成する場合だけでなく、Ｐｆｅｔ領域とＮｆｅｔ領域との両方に形成されていてもよい。そして、Ｐｆｅｔ領域とＮｆｅｔ領域とで、オフセットスペーサの厚さを変えることで、それぞれのゲート長を最適化することも可能である。
【００６１】
埋め込み金属層１８の両側であって、サイドウォールスペーサ２１の直下における半導体基体１１には、Ｐ型の不純物拡散領域であるソース・ドレイン２３、又は、Ｎ型の不純物拡散領域であるソース・ドレイン２４が形成されている。ソース・ドレイン２３，２４には、図示しない、ＬＤＤ及びＨａｌｏが形成されている。また、サイドウォールスペーサ２１から露出したソース・ドレイン２３，２４の表層は、シリサイド化されている。ソース・ドレイン２３，２４のシリサイドは、例えばコバルトシリサイド、ニッケルシリサイド又は白金シリサイド等からなる。
【００６２】
上記の第２実施形態の半導体装置では、埋め込み金属層及びＷＦメタル層の側面と、ＨＫ絶縁層の側面との間にオフセットスペーサが形成されている。このため、オフセットスペーサの厚さを変えることにより、ＷＦメタル層の形成範囲を制御することができる。このため、オフセットスペーサによりゲート長を任意に設定することができる。従って、リソグラフィ工程において同一パターンにダミーゲート電極を形成した場合にも、各領域において最適化したゲート長を有する半導体装置を構成することができる。
【００６３】
〈４．第２実施形態の半導体装置の製造方法〉
次に、第２実施形態の半導体装置の製造方法について説明する。
第２実施形態の半導体装置の製造方法では、上述の第１実施形態の半導体製造方法における図３Ｅ示すダミーゲート電極の除去工程までは、同様に行うことができる。このため、以下の説明では、ダミーゲート電極の除去工程以降の製造方法について説明する。
【００６４】
［ＨＫ絶縁層形成］
図６Ａに示すように、サイドウォールスペーサ２１の内壁側にダミーゲート除去後の溝が形成され、さらに、層間絶縁層２２、ソース・ドレイン２３，２４、Ｎウェル領域１３及びＰウェル領域１４が形成された半導体基体１１を準備する。
【００６５】
そして、図６Ｂに示すように、Ｎｆｅｔ領域及びＰｆｅｔ領域において、サイドウォールスペーサ２１の内壁側、及び層間絶縁層２２上を含む半導体基体１１全面にＨＫ絶縁層１５を形成する。
ＨＫ絶縁層１５は、ＡＬＤ（Atomic Layer Deposition）法等を用いて形成する。ＨＫ絶縁層１５は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。また、ＨＫ絶縁層１５の下地にＳｉＯ２を形成してゲート絶縁膜とする場合がある。この場合には、プラズマ酸化等を用いてＳｉＯ２を形成する。
【００６６】
［オフセットスペーサ形成］
次に、ＨＫ絶縁層１５上の全面にオフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。そして、オフセットスペーサ材料層を異方性エッチングによりエッチバックすることで、図６Ｃに示すように、ダミーゲート除去後の溝内壁にのみオフセットスペーサ２０を形成する。ここでは、Ｎｆｅｔ領域とＰｆｅｔ領域との両領域において、ダミーゲート除去後の溝内壁にオフセットスペーサ１９が形成される。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。
【００６７】
［ＷＦメタル層形成］
Ｎｆｅｔ領域とＰｆｅｔ領域との両領域、又は、一方の領域にオフセットスペーサ１９を形成後、Ｐｆｅｔ用ＷＦ（work function）メタル層１６を形成する。
図７Ｄに示すように、半導体基体１１の全面において、ＨＫ絶縁層１５上にＰｆｅｔ用ＷＦメタル層１６を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｐｆｅｔ用ＷＦメタル層１６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。
【００６８】
次に、Ｐｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域からドライ又はウェットエッチング法により取り除く。このとき、Ｎｆｅｔ領域にあるＨＫ絶縁層１５は除去せずに残す。例えば、Ｐｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６を残存させる部分にレジストパターンを形成し、このレジストパターンをマスクとして、Ｎｆｅｔ領域のＰｆｅｔ用ＷＦメタル層１６をエッチングする。Ｐｆｅｔ用ＷＦメタル層１６としてＴｉＮを形成した場合には、アンモニア過酸化水素水を用いてＰｆｅｔ用ＷＦメタル層１６をＮｆｅｔ領域から取り除く。
【００６９】
さらに、Ｎｆｅｔ領域からＰｆｅｔ用ＷＦメタル層１６を除去した後、Ｎｆｅｔ領域のダミーゲート除去後の溝内壁に形成されたオフセットスペーサ１９を除去する。例えば、Ｐｆｅｔ用ＷＦメタル層１６をマスクとして、Ｎｆｅｔ領域に形成されたオフセットスペーサ１９を、ＨＦ溶液を用いたウェットエッチング法などにより取り除く。これにより、パターンマスクを形成するリソグラフィ等の工程の追加を必要とせずに、Ｎｆｅｔ領域のオフセットスペーサ１９を除去し、Ｐｆｅｔ領域のみにオフセットスペーサ１９を残存させることができる。
【００７０】
次に、図７Ｅに示すように、ＨＫ絶縁層１５及びＰｆｅｔ用ＷＦメタル層１６上に、Ｎｆｅｔ用ＷＦメタル層１７を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。
Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【００７１】
［ゲートメタル埋め込み］
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７を形成後、図７Ｆに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層１８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層１８は、上述のように、ダミーゲート電極を除去後、ＨＫ絶縁層１５、オフセットスペーサ１９、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７上、並びに、溝内を埋め込む低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層２２上の低抵抗ゲート材料層、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及びＨＫ絶縁層１５を除去し、平坦化する。
【００７２】
この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層１８を形成する。また、この工程において、Ｎｆｅｔ用ＷＦメタル層１７、Ｐｆｅｔ用ＷＦメタル層１６及び埋め込み金属層１８からなるメタルゲート電極が形成される。
【００７３】
以上の工程により、図５に示す半導体装置２０を製造することができる。この製造方法では、Ｐｆｅｔ領域のオフセットスペーサの除去を、Ｐｆｅｔ用ＷＦメタル層の除去と連続して行うことができる。このため、第１実施形態の製造方法に比べて、オフセットスペーサ１９をＮｆｅｔ領域から除去するためのリソグラフィ工程を行う必要がなく、製造工程を簡略化して半導体装置を製造することができる。
【００７４】
〈５．半導体装置の第３実施形態〉
図８に、第３実施形態の半導体装置の概略構成図を示す。図８に示す半導体装置３０では、上述の図１に示す第１実施形態の半導体装置１０と同様の構成については、同じ符号を付して詳細な説明を省略する。
【００７５】
図８に示す半導体装置３０は、シリコン基板等からなる半導体基体１１に、活性領域を区画する酸化シリコン等からなる素子分離１２が形成されている。そして、ＮＭＯＳ領域の活性領域にはＮウェル領域１３が形成されており、ＰＭＯＳ領域の活性領域にはＰウェル領域１４が形成されている。
【００７６】
Ｎｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５及びＮｆｅｔ用ＷＦ（work function）メタル層１７を介して埋め込み金属層１８が形成されている。また、Ｐｆｅｔ領域では、半導体基体１１上に、ＨＫ絶縁層１５、及び、Ｐｆｅｔ用ＷＦ（work function）メタル層１６を介して埋め込み金属層１８が形成されている。
半導体装置３０では、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７と、埋め込み金属層１８とからメタルゲート電極が形成されている。
【００７７】
ＨＫ絶縁層１５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等が挙げられる。また、ＨＫ絶縁層１５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層１８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【００７８】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層１８の側壁に、サイドウォールスペーサ２１が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８の側壁部分において、ＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層１６との間にオフセットスペーサ１９が形成されている。サイドウォールスペーサ２１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ１９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【００７９】
Ｎｆｅｔ領域では、埋め込み金属層１８の両側のサイドウォールスペーサ２１の直下の半導体基体１１に、Ｎ型の不純物拡散領域であるソース・ドレイン２４が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８の両側のサイドウォールスペーサ２１の直下に、エピタキシャル層により形成されたレイズドソース・ドレイン部２７と、Ｐ型の不純物拡散領域であるソース・ドレイン２３が形成されている。ソース・ドレイン２３，２４には、図示しない、ＬＤＤ及びＨａｌｏが形成されている。
【００８０】
また、サイドウォールスペーサ２１から露出したソース・ドレイン２３，２４、及び、レイズドソース・ドレイン部２７の表層は、シリサイド化されている。これらのシリサイドは、例えばコバルトシリサイド、ニッケルシリサイド又は白金シリサイド等からなる。
【００８１】
上記の第３実施形態の半導体装置３０のＮｆｅｔ領域では、埋め込み金属層１８の底面にのみＨＫ絶縁層１５とＮｆｅｔ用ＷＦメタル層１７が形成されている。また、Ｐｆｅｔ領域では、埋め込み金属層１８底面にのみＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層１６が形成されている。そして、ＨＫ絶縁層１５とＰｆｅｔ用ＷＦメタル層上において、メタルゲート電極とサイドウォールスペーサ２１との間にオフセットスペーサ１９が形成されている。
【００８２】
第３実施形態の半導体装置３のＰｆｅｔ領域では、Ｐｆｅｔ用ＷＦメタル層１６上にオフセットスペーサ１９が形成されているため、Ｐｆｅｔ用ＷＦメタル層１６の形成範囲に影響がない。このため、オフセットスペーサ１９の形成によるゲート長の調整ができない。しかし、Ｐｆｅｔ用ＷＦメタル層１６とメタルゲート電極とから逆Ｔ字型ゲートを形成することにより、ゲート側壁フリンジング容量を低減させることができる。これは、特に、最近のストレス技術、例えば、ＰＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＧｅを適用する場合、及び、ＮＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＣを適用する場合において、ゲート拡散層間の容量の増加を改善することができる。
【００８３】
〈６．第３実施形態の半導体装置の製造方法〉
次に、第３実施形態の半導体装置の製造方法について説明する。
［素子分離形成］
まず、図９Ａに示すように、半導体基体１１に、Ｎウェル領域１３とＰウェル領域１４とを区分する素子分離１２を形成する。これは、図２Ａに示す素子分離形成工程と同様に行うことができる。
【００８４】
［ＨＫ絶縁層、ＷＦメタル及びダミーゲート形成］
まず、活性領域を形成する際に半導体基体１１上に設けた犠牲酸化膜をフッ化水素（ＨＦ）溶液で剥離する。剥離後、ＨＫ絶縁層をＡＬＤ（Atomic Layer Deposition）法等により形成する。ＨＫ絶縁層は、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。また、ＨＫ絶縁層として、主に下地としてＳｉＯ２を含む場合がある。この場合には、プラズマ酸化等を用いてＳｉＯ２を形成する。
【００８５】
次に、ＨＫ絶縁層１５上にＷＦ（work function）メタル層を形成する。ＷＦメタル層により、単一又はＮＭＯＳとＰＭＯＳとで別個のメタル電極を形成する。以下、ＮＭＯＳとＰＭＯＳとに異なる種類のＷＦメタル層を形成する場合について説明する。
【００８６】
Ｎｆｅｔ領域において、ＨＫ絶縁層１５上にＮｆｅｔ用ＷＦメタル層１７を形成する。また、Ｐｆｅｔ領域において、ＨＫ絶縁層１５上にＰｆｅｔ用ＷＦメタル層１６を形成する。
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７は、例えば、ＴｉＮを１〜２０ｎｍの範囲でＣＶＤ法、ＰＶＤ法、又は、ＡＬＤ法により形成する。Ｐｆｅｔ用ＷＦメタル層１６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。また、Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【００８７】
Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７を形成後、ダミーゲート電極材料層を形成する。ダミーゲート電極材料層は、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７上に、ＣＶＤ法等を用いてポリシリコン又はアモルファスシリコンを５０〜１００ｎｍ堆積して形成する。続いて、ハードマスクとしてＳｉ３Ｎ４をＬＰ−ＣＶＤ法を用いて、例えば５０〜１００ｎｍ程度堆積する。堆積後、リソグラフィを用いてＳｉ３Ｎ４ハードマスクに電極のパターンを形成した後、このハードマスクパターンを用いてＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦメタル層１６及びＮｆｅｔ用ＷＦメタル層１７と、ダミーゲート電極材料層とに異方性エッチングを行う。ダミーゲート電極材料層をパターニングすることにより、図９Ｂに示すように、半導体基体１１上のＮｆｅｔ領域に、ＨＫ絶縁層１５、Ｎｆｅｔ用ＷＦメタル層１７及びダミーゲート電極２５を形成する。また、半導体基体１１上のＰｆｅｔ領域に、ＨＫ絶縁層１５、Ｐｆｅｔ用ＷＦメタル層１６及びダミーゲート電極２５を形成する。
【００８８】
［レイズドソース・ドレイン形成］
次に、図９Ｃに示すように、ダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成する。そして、Ｎウェル領域１３にＰ型のソース・ドレイン２３を形成し、Ｐウェル領域１４にＮ型のソース・ドレイン２４と、レイズドソース・ドレイン部２７とを形成する。
【００８９】
まず、Ｐｆｅｔ領域に、レイズドソース・ドレイン部２７を形成する。
まず、半導体基体１１上にダミーゲート電極２５を覆うＳｉＮ層を形成する。そして、Ｐｆｅｔ領域を開口するレジストパターンを形成する。レジスト開口部からＳｉＮ層を異方性エッチングでエッチバックし、ダミーゲート電極２５の側壁にダミーサイドウォールスペーサを形成する。
ダミーサイドウォールスペーサ形成後、レジスト開口部の半導体基体１１をエッチングした後、ＳｉＧｅを選択成長させて、エピタキシャル成長層（ｅｐｉ層）を形成する。
ＳｉＧｅからなるｅｐｉ層を形成した後、ダミーサイドウォールスペーサとＰｆｅｔ領域以外に残存するＳｉＮ層を取り除き、レイズドソース・ドレイン部２７を形成する。
【００９０】
［拡散領域形成］
次に、ＰＭＯＳ領域に、ＢＦ２＋を３〜５ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＰＬＤＤ領域を形成する。また、ＮＭＯＳ領域にＡｓ＋を５〜１０ｋｅＶ、５〜２０×１０１４／ｃｍ２でイオン注入し、ＮＬＤＤ領域を形成する。
【００９１】
また、短チャネル効果を抑制する為に、ＬＤＤ形成と同時に、ソース・ドレインにウェルよりも不純物濃度を高めた、所謂ｈａｌｏ注入を行う。例えば、Ｎｆｅｔ領域には、Ｂを１２ｋｅＶ、３×１０１３／ｃｍ２、４５°で４分割して斜めイオン注入する。また、Ｐｆｅｔ領域にはＡｓを、７０ｋｅＶ、２×１０１３、４５°で４分割して斜めイオン注入する。
【００９２】
［サイドウォールスペーサ形成］
次に、ダミーゲート電極２５の側壁に、サイドウォールスペーサ２１を形成する。
プラズマＣＶＤにより、ダミーゲート電極２５を覆って半導体基体１１上に、Ｓｉ３Ｎ４を５０〜１５０ｎｍ堆積する。この後、異方性エッチングを行い、Ｓｉ３Ｎ４層をエッチバックすることによりダミーゲート電極２５の側壁にサイドウォールスペーサ２１を形成する。このとき、ダミーゲート電極２５のハードマスクであるＳｉ３Ｎ４を残存させる。
【００９３】
［拡散領域形成］
次に、Ｎウェル領域１３にＢＦ２＋を５〜１０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｐ型のソース・ドレイン２３を形成する。ＢＦ２＋のイオン注入は、ＢによるＰ型領域がレイズドソース・ドレイン部２７の全域に形成されるように行う。また、Ｐウェル領域１４にＡｓ＋を４０〜５０ｋｅＶ、１〜２×１０１５／ｃｍ２でイオン注入を行い、Ｎ型のソース・ドレイン２４を形成する。イオン注入後、ＲＴＡ（高速アニール装置）により、１０００℃、５ｓの条件で不純物の活性化を行ない、図９Ｃに示すＭＯＳＦＥＴを形成する。
【００９４】
ＭＯＳＦＥＴを形成後、所謂サリサイド技術を用いて、ソース・ドレイン２３，２４を低抵抗化する。例えば、半導体基体１１上にＮｉをスパッタにより６〜８ｎｍ堆積する。ＲＴＡを３００〜５００、１０ｓの条件で行い、ソース・ドレイン２３，２４のＳｉ上のみシリサイド化（ＮｉＳｉ）を行う。シリサイド化後、Ｈ２ＳＯ４／Ｈ２Ｏ２など薬液によって未反応Ｎｉを除去する。
次に、図示しないコンタクトエッチングストッパとしてＳｉＮを１０〜１００ｎｍ形成する。これは、トランジスタにＮＭＯＳとＰＭＯＳｔｐに別々の機械的ストレスをかけるよう、それぞれに２種類のＳｉＮを個別に形成することも可能である。
さらに、ダミーゲート電極２５、サイドウォールスペーサ２１、及び、レイズドソース・ドレイン部２７を覆って、半導体基体１１上に層間絶縁層２２としてＳｉＯ２を１００〜１０００ｎｍ程度堆積する。そして、ＣＭＰ法を用いて平坦化を行うことでダミーゲート電極２５上部を露出する。
【００９５】
［ダミーゲート除去］
次に、図１０Ｄに示すように、ダミーゲート電極２５を除去し、サイドウォールスペーサ２１の内側を開口する。ダミーゲート電極２５の除去は、ポリシリコン又はアモルファスシリコンからなる場合には、ドライエッチング法あるいはＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を使ったウェットエッチング法により行う。
【００９６】
[オフセットスペーサ形成]
次に、図１０Ｅに示すように、Ｐｆｅｔ領域のサイドウォールスペーサ２１の内壁側において、Ｐｆｅｔ用ＷＦメタル層上に、オフセットスペーサ１９を形成する。
ダミーゲート除去後の溝の底部には、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７が存在する。このダミーゲート除去後の溝を覆って、オフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。そして、異方性エッチングによりエッチバックし、ダミーゲート除去後の溝内壁にオフセットスペーサを形成する。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。
その後、ＨＦ溶液を用いたウェットエッチング法等を用いて、Ｎｆｅｔ領域からオフセットスペーサを取り除く。
【００９７】
［ゲートメタル埋め込み］
オフセットスペーサ１９を形成後、図１０Ｆに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層１８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層１８は、ダミーゲート電極を除去した溝内において、オフセットスペーサ１９の形成後、Ｐｆｅｔ用ＷＦメタル層１６又はＮｆｅｔ用ＷＦメタル層１７上に低抵抗ゲート材料を埋め込んで低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層２２上の低抵抗ゲート材料層を除去して平坦化する。この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層１８を形成する。
【００９８】
以上の工程により、図８に示す半導体装置３０を製造することができる。この製造方法によれば、オフセットスペーサ１９よりも先にＰｆｅｔ用ＷＦメタル層１６をダミーゲート除去後の溝内に形成する。このため、オフセットスペーサ１９の形成目的は、ゲート長の調整ではなく、ゲート側壁フリンジング容量を低減である。メタルゲート電極とサイドウォールスペーサ２１との間にオフセットスペーサ１９を形成することにより、メタルゲート電極がＰｆｅｔ用ＷＦメタル層１６よりも狭い面積に形成され、Ｐｆｅｔ用ＷＦメタル層１６とメタルゲート電極とにより逆Ｔ字型ゲートが形成される。このように、逆Ｔ字型ゲートを形成することにより、最近のストレス技術、例えば、ＰＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＧｅを適用する場合、及び、ＮＭＯＳにｅｍｂｅｄｄｅｄ ＳｉＣを適用する場合において、ゲート拡散層容量の増加を改善することができる。
【００９９】
〈７．半導体装置の第４実施形態〉
図１１に、第４実施形態の半導体装置の概略構成図を示す。図１１Ａに、第４実施形態の半導体装置４０の平面図を示し、この半導体装置４０のＡ−Ａ´線断面図を図１１Ｂに示す。図１１に示す半導体装置４０は、ｆｉｎ型構造を有するＮｆｅｔ領域とＰｆｅｔ領域とからなる。そして、一方のゲート電極にオフセットスペーサが形成された構成である。以下の説明では、半導体装置の第１導電型をｐ型とし、第２導電型をｎ型として説明する。
【０１００】
図１１Ａに示す半導体装置４０は、例えば、Ｐｆｅｔ領域とＮｆｅｔ領域とに、それぞれ起立した薄い半導体層（フィン）４３が形成されている。そして、フィン４２とフィン４３のチャネル領域がゲート電極４４等で覆われている。このように、フィン４２及びフィン４３のチャネル領域に対し、左右両側面からゲート電極４４で挟み込む構成のｆｉｎ型の電界効果トランジスタ（ｆｉｎＦＥＴ）が形成されている。例えば、図示しないシリコン基板等からなる半導体基体上に酸化絶縁層４１を形成し、この酸化絶縁層４１に起立した薄い半導体層（フィン）４２，４３が形成される。そして、Ｐｆｅｔ領域のフィン４２はＰ型の不純物が拡散されたソース・ドレインを有し、Ｎｆｅｔ領域のフィン４３はＮ型の不純物が拡散されたソース・ドレインを有する。
【０１０１】
次に、図１１Ｂに示す半導体装置４０のゲート電極４４の構造を説明する。
ゲート電極４４は、上述のフィン４２，４３のチャネル領域を、一方の側面から対向する他方の側面までを覆う、コ字状に形成されている。半導体装置４０のゲート電極は、Ｐｆｅｔ領域とＮｆｅｔ領域とでそれぞれ異なる構成を有する。
【０１０２】
Ｐｆｅｔ領域では、酸化絶縁層４１上に、ＨＫ絶縁層４５及びＰｆｅｔ用ＷＦ（work function）メタル層４６、及び、Ｎｆｅｔ用ＷＦ（work function）メタル層４７を介して埋め込み金属層４８が形成されている。また、Ｎｆｅｔ領域では、酸化絶縁層４１上に、ＨＫ絶縁層４５及びＮｆｅｔ用ＷＦ（work function）メタル層４７を介して埋め込み金属層４８が形成されている。
半導体装置４０では、Ｐｆｅｔ用ＷＦメタル層４６又はＮｆｅｔ用ＷＦメタル層４７と、埋め込み金属層４８とからメタルゲート電極４４が形成されている。
【０１０３】
ＨＫ絶縁層４５は、酸化シリコンよりも誘電率の高い高誘電率層（Ｈｉｇｈ−ｋ絶縁層）である。高誘電率層としては、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等が挙げられる。また、ＨＫ絶縁層４５と酸化シリコン膜とを併用してゲート絶縁膜を構成してもよい。
埋め込み金属層４８は、純金属材料、合金又は金属化合物からなり、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等からなる。
【０１０４】
Ｎｆｅｔ領域及びＰｆｅｔ領域では、埋め込み金属層４８の側壁に、サイドウォールスペーサ５１が形成されている。また、Ｐｆｅｔ領域では、ＨＫ絶縁層４５とサイドウォールスペーサ５１の内壁の下層部に、オフセットスペーサ４９が形成されている。このため、Ｐｆｅｔ領域では、サイドウォールスペーサ２１の内壁側から、オフセットスペーサ４９、ＨＫ絶縁層４５、Ｐｆｅｔ用ＷＦメタル層４６及びＮｆｅｔ用ＷＦメタル層４７からなる多層体を有する。そして、この多層体で囲まれた内側に埋め込み金属層４８が形成されている。
サイドウォールスペーサ５１は、ＳｉＮ、ＳｉＯ２等からなり、単数又は複数の層により形成されている。また、オフセットスペーサ４９には、ＳｉＮ、ＳｉＯ２等が用いられる。
【０１０５】
オフセットスペーサ４９は、サイドウォールスペーサ５１内壁の下部にのみ形成されている。また、オフセットスペーサ４９は、フィン４２の上部よりも高い位置まで形成されている。従って、フィン４２が形成されている部分では、ＨＫ絶縁層及びＰｆｅｔ用ＷＦメタル層４６とサイドウォールスペーサ５１とは、オフセットスペーサ４９を介してのみフィン４２と接続される。
【０１０６】
サイドウォールスペーサの開口部の大きさはリソグラフィ工程におけるパターニングにより形成されるため、同一パターンであることが好ましい。
これは、微細なパターンを加工する場合には、製造容易性の為、一定で規則正しいパターニングの設計が要求されているためである。このため、Ｎｆｅｔ領域とＰｆｅｔ領域とで、サイドウォールスペーサの開口部が同じ大きさで形成されることが好ましい。しかし、Ｎｆｅｔ領域とＰｆｅｔ領域とで、サイドウォールスペーサ開口部を同じにすると、それぞれの拡散層プロファイルに合わせたゲート長の最適化ができない。
そこで、サイドウォールスペーサ開口部内に、オフセットスペーサ１９を形成し、開口部の大きさを調整する。ＷＦメタル層４６とサイドウォールスペーサ５１との間にオフセットスペーサ４９が形成されていることにより、Ｐｆｅｔ領域のゲート長を調整することができる。そして、開口部内において、オフセットスペーサ４９により、Ｐｆｅｔ用ＷＦメタル層４６が形成される範囲は調整されるため、ゲート長を任意の長さに最適化することができる。
【０１０７】
また、ｆｉｎ型の半導体装置の場合には、ゲート電極底部とゲート側壁形状とがゲート長に影響する。このため、ゲート電極が形成されるサイドウォールスペーサの内壁がテーパ状となる場合やラフネスが存在する場合には、ゲート長にばらつきが発生し、最適化が困難となる。
これに対し、第４実施形態の半導体装置では、サイドウォールスペーサ５１の内壁側、特に、サイドウォールスペーサ５１とＨＫ絶縁層４５との間、又は、ＨＫ絶縁層４５とＷＦメタル層４６との間にオフセットスペーサ４９を形成する。この構造により、例えば、サイドウォールスペーサ５１の内壁にラフネスが存在する場合には、オフセットスペーサ４９によりフィン４２が形成されたサイドウォールスペーサ５１内壁を平坦化することができる。また、例えば、サイドウォールスペーサ５１の内壁がテーパ状であった場合にも、オフセットスペーサ４９を形成することにより、フィン４２の形成部分の内壁を垂直にしてゲート長を調整することができる。
【０１０８】
なお、オフセットスペーサは、図１１に示すように、Ｐｆｅｔ領域のみに形成する場合だけでなく、Ｎｆｅｔ領域のみ、又は、Ｐｆｅｔ領域とＮｆｅｔ領域との両方に形成されていてもよい。この場合には、Ｐｆｅｔ領域とＮｆｅｔ領域とで、オフセットスペーサの厚さを変えることで、それぞれのゲート長を最適化することもできる。
【０１０９】
上記の第４実施形態の半導体装置で示すように、上述の第１実施形態及び第２実施形態のようなＰｌａｎａｒ型構造の半導体装置のゲート電極構造を、ｆｉｎ型構造の半導体装置に適用することができる。そして、オフセットスペーサの厚さを変えることにより、ゲート長の最適化が可能となる。従って、リソグラフィ工程において同一パターンにダミーゲート電極及びサイドウォールスペーサを形成した場合にも、各領域において最適化したゲート長を有する半導体装置を構成することができる。
【０１１０】
〈８．第４実施形態の半導体装置の製造方法〉
次に、第４実施形態の半導体装置の製造方法について説明する。第４実施形態の半導体装置の製造方法は、上述の第１実施形態の半導体装置の製造方法をｆｉｎ型半導体装置に適用する以外は、同様の工程により行うことができる。以下の説明では、第１実施形態の半導体装置の製造方法と同様の工程については詳細な説明を省略して記載する。
【０１１１】
［フィン形成］
まず、図１２Ａに示すように、酸化絶縁層４１上にフィン４２，４３を形成する。
公知の方法により、Ｐｆｅｔ領域にフィン４２を形成する。また、Ｎｆｅｔ領域にフィン４３を形成する。例えば、シリコン等の半導体層を堆積した後、Ｐ型又はＮ型の不純物をイオン注入してソース・ドレインを形成し、所定のフィン形状にエッチングする。
【０１１２】
［ダミーゲート形成］
次に、酸化絶縁層４１のＮｆｅｔ領域上とＰｆｅｔ領域上とに、ゲート絶縁膜とダミーゲート電極を形成する。
まず、フィン４２，４３の表面に、例えばドライ酸化（Ｏ２、７００℃）によりゲート絶縁膜を１〜３ｎｍ程度形成する。そして、ＣＶＤ法等を用いて、ダミーゲート電極材料層を形成する。ダミーゲート電極材料層は、酸化絶縁層４１上に、例えば、ポリシリコン又はアモルファスシリコンを５０〜１００ｎｍ堆積して形成する。堆積後、リソグラフィを用いてレジストパターンを形成した後、このレジストをマスクとして、ダミーゲート電極材料層に異方性エッチングを行う。ダミーゲート電極材料層をパターニングすることにより、図１２Ａに示すように、酸化絶縁層４１上に、ダミーゲート電極５３を形成する。
【０１１３】
［サイドウォールスペーサ形成］
次に、ダミーゲート電極５３の側壁に、サイドウォールスペーサ５１を形成する。
プラズマＣＶＤにより、酸化絶縁層４１上にダミーゲート電極５３を覆って、Ｓｉ３Ｎ４を５０〜１５０ｎｍ堆積する。この後、異方性エッチングを行い、Ｓｉ３Ｎ４層をエッチバックすることによりダミーゲート電極５３の側壁にサイドウォールスペーサ５１を形成する。
【０１１４】
さらに、ダミーゲート電極５３及びサイドウォールスペーサ５１を覆って、酸化絶縁層４１上に層間絶縁層５２としてＳｉＯ２を１００〜１０００ｎｍ程度堆積する。そして、図１２Ｂに示すように、ＣＭＰにより平坦化を行うことでダミーゲート電極５３の上面を露出する。
【０１１５】
［ダミーゲート除去］
次に、図１２Ｃに示すように、ダミーゲート電極５３を除去し、サイドウォールスペーサ５１の内側を開口し、フィン４２，４３を露出させる。ダミーゲート電極５３の除去は、ポリシリコン又はアモルファスシリコンからなる場合には、ドライエッチング法あるいはＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を使ったウェットエッチング法により行う。このとき、ダミーゲート電極５３の下部にゲート絶縁膜として形成されているＳｉＯ２も、ウェットエッチング法等を用いて除去する。
【０１１６】
［オフセットスペーサ形成］
次に、図１３Ｄに示すように、Ｐｆｅｔ領域において、ダミーゲート除去後の溝内において、サイドウォールスペーサ５１の内壁にオフセットスペーサ４９を形成する。
まず、酸化絶縁層４１上の全面、サイドウォールスペーサ５１の内壁側開口部内、及び、露出されたフィン４２，４３上に、オフセットスペーサ材料を１〜２０ｎｍの範囲で形成する。オフセットスペーサ材料には、ＳｉＮ、ＳｉＯ２等を用いる。そして、オフセットスペーサ材料層を異方性エッチングによりエッチバックする。
オフセットスペーサ材料層のエッチバックでは、サイドウォールスペーサ５１の開口部から露出するフィン４２，４３の側壁に形成されるオフセットスペーサ材料層が除去されるまで、オーバーエッチングを行う。このようにエッチングを行うことにより、フィン４２，４３の側壁に残存させずに、サイドウォールスペーサ５１の内壁側のみにオフセットスペーサ４９を形成することができる。
【０１１７】
このとき、上述のダミーゲート電極５３及びサイドウォールスペーサ５１は、フィンの２倍以上の高さで形成する必要がある。フィンの２倍以上の高さとすることにより、フィン４２，４３の側壁に形成されるオフセットスペーサ材料層が除去されるまで、オーバーエッチングを行った場合に、サイドウォールスペーサ５１内壁側において、フィン４２，４３が形成されている高さ以上にオフセットスペーサ４９が残存する。
また、上述の第１実施形態の半導体装置の製造方法と同様に、ダミーゲート除去工程において、ゲート絶縁膜の除去を行わず、オフセットスペーサ４９の形成後にゲート絶縁膜を除去することも可能である。
【０１１８】
オフセットスペーサ４９形成後、酸化絶縁層４１上の全面にレジスト層を形成し、リソグラフィによりＮｆｅｔ領域のダミーゲート除去後の溝を開口するレジストパターンを形成する。そして、ＨＦ溶液等を用いたウェットエッチング法等を行い、Ｎｆｅｔ領域のサイドウォールスペーサ５１の内壁側に形成されたオフセットスペーサを除去する。
【０１１９】
［ＨＫ絶縁層形成］
次に、図１３Ｅに示すように、ＨＫ絶縁層４５によりゲート絶縁膜を形成する。
サイドウォールスペーサ５１の内壁側開口部内を覆って層間絶縁層５２の全面に、ＡＬＤ（Atomic Layer Deposition）法等を用いてＨＫ絶縁層４５を用いて形成する。ＨＫ絶縁層４５は、例えば、ＨｆＯ、ＨｆＳｉＯ、ＬａＯ、ＺｒＯ、ＺｒＳｉＯ、ＴａＯ、ＴｉＯ、ＢａＳｒＴｉＯ、ＢａＴｉＯ、ＳｔＴｉＯ、ＹＯ、ＡｌＯ、及び、ＰｂＳｃＴａＯ等を用いて形成する。
【０１２０】
［ＷＦメタル層形成］
ＨＫ絶縁層４５を形成後、ＷＦ（work function）メタル層を形成する。ＷＦメタル層により、単一又はＮＭＯＳとＰＭＯＳとで別個のメタルゲート電極が形成される。以下、ＮＭＯＳとＰＭＯＳとに異なるＷＦメタル層を形成する場合について説明する。
【０１２１】
まず、Ｐｆｅｔ用ＷＦメタル層４６を先に形成する。
図１３Ｅに示すように、ＨＫ絶縁層４５上に、Ｐｆｅｔ用ＷＦメタル層４６を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｐｆｅｔ用ＷＦメタル層４６は、最適な仕事関数が５．２ｅＶであり、この値に近い材料を用いる。例えば、Ｒｕ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ及びＭｏを含む合金、若しくは、酸化物、ＴｉＮ等を用いる。
【０１２２】
次に、Ｐｆｅｔ用ＷＦメタル層４６をＮｆｅｔ領域からドライ又はウェットエッチング法により取り除く。このとき、Ｎｆｅｔ領域にあるＨＫ絶縁層４５は除去せずに残す。例えば、Ｐｆｅｔ領域のＰｆｅｔ用ＷＦメタル層４６を残存させる部分にレジストパターンを形成し、このレジストパターンをマスクとして、Ｎｆｅｔ領域のＰｆｅｔ用ＷＦメタル層４６をエッチングする。Ｐｆｅｔ用ＷＦメタル層４６としてＴｉＮを形成した場合には、例えばアンモニア過酸化水素水を用いてＰｆｅｔ用ＷＦメタル層４６をＮｆｅｔ領域から取り除く。
【０１２３】
そして、ＨＫ絶縁層４５及びＰｆｅｔ用ＷＦメタル層４６上に、Ｎｆｅｔ用ＷＦメタル層４７を１〜２０ｎｍの範囲でＣＶＤ、ＰＶＤ又はＡＬＤ法を用いて形成する。Ｎｆｅｔ用ＷＦメタル層１７は、最適な仕事関数が４．０ｅＶであり、この値に近い材料を用いる。例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＡｌを含む合金、若しくは、炭化物、ＨｆＳｉ等を用いる。
【０１２４】
［ゲートメタル埋め込み］
Ｐｆｅｔ用ＷＦメタル層４６及びＮｆｅｔ用ＷＦメタル層４７を形成後、図１３Ｆに示すように、ダミーゲート除去後の溝内に低抵抗ゲート材料を埋め込み、埋め込み金属層４８を形成する。低抵抗ゲート材料としては、例えば、Ｔｉ、Ａｌ、Ｃｕ及びＷ、又は、これらの金属を含む合金等を用いる。
埋め込み金属層４８は、上述のように、ダミーゲート電極を除去した溝内に、オフセットスペーサ４９、ＨＫ絶縁層４５、Ｐｆｅｔ用ＷＦメタル層４６、及び、Ｎｆｅｔ用ＷＦメタル層４７等の形成後、低抵抗ゲート材料を埋め込んで低抵抗ゲート材料層を形成する。そして、ＣＭＰ法を用いて、層間絶縁層５２上の低抵抗ゲート材料層、Ｎｆｅｔ用ＷＦメタル層４７、Ｐｆｅｔ用ＷＦメタル層４６及びＨＫ絶縁層４５を除去して平坦化する。
【０１２５】
この工程により、ダミーゲート除去後の溝内にのみ低抵抗ゲート材料を残存させて、埋め込み金属層４８を形成する。また、この工程において、埋め込み金属層４８の形成と同時に、層間絶縁層５２上に連続して形成されていた、Ｎｆｅｔ用ＷＦメタル層４７、Ｐｆｅｔ用ＷＦメタル層４６及びＨＫ絶縁層４５を除去し、溝内にのみ残存させる。
【０１２６】
以上の工程により、図１１に示す半導体装置４０を製造することができる。この製造方法によれば、フィン型の半導体層を形成する工程と加えることで、第１実施形態と同様の製造工程により、本実施の形態のフィン型半導体装置を製造することができる。そして、オフセットスペーサをサイドウォールスペーサ内壁とＷＦメタル層との間に形成することによりゲート長の最適化が可能である。
【０１２７】
なお、第４実施形態の半導体装置では、第１実施形態と同様に、オフセットスペーサをサイドウォールスペーサ内壁とＨＫ絶縁層との間に形成しているが、オフセットスペーサの形成位置は、サイドウォールスペーサ内壁とＷＦメタル層との間であれば特に限定されない。例えば、第２実施形態の半導体装置のように、サイドウォールスペーサ内壁側において、ＨＫ絶縁層とＷＦメタル層との間にオフセットスペーサを形成してもよい。
この場合には、図１２Ｃを用いて説明したようにダミーゲート電極を除去した後、ダミーゲート除去後の溝内にＨＫ絶縁層を形成する。そして、図１３Ｄを用いて説明したようにＨＫ絶縁層上にオフセットスペーサ材料層をフィンの２倍以上の高さで形成した後、オフセットスペーサ材料をエッチバックし、サイドウォールスペーサの内壁側のみにオフセットスペーサを形成する。さらに、図１３Ｅ，Ｆを用いて説明したように、溝内にＷＦメタル層と埋め込み金属層を形成する。このように、第４実施形態の半導体装置の製造方法に、第２実施形態の半導体装置の製造方法を適用することで、ＨＫ絶縁層とＷＦメタル層との間にオフセットスペーサが形成されたフィン型の半導体装置を製造することができる。
【０１２８】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【０１２９】
１０，２０，３０，４０，６０ 半導体装置、１１，６１ 半導体基体、１２ 素子分離、１３ Ｎウェル領域、１４ Ｐウェル領域、１５，４５，６５ ＨＫ絶縁層、１６，４６，６６ Ｐｆｅｔ用ＷＦメタル層、１７，４７，６７ Ｎｆｅｔ用ＷＦメタル層、１８，４８ 埋め込み金属層、１９，４９ オフセットスペーサ、２１，５１，６９ サイドウォールスペーサ、２２，５２，６４ 層間絶縁層、２３，２４ ソース・ドレイン、２５，５３，７１ ダミーゲート電極、２６，７２ ゲート絶縁膜、２７ レイズドソース・ドレイン部、４１ 酸化絶縁層、４２，４３ フィン、４４，６２，６３ ゲート電極、６８ メタルゲート電極
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタと第２導電型のトランジスタとを備え、
前記第１導電型のトランジスタ及び前記第２導電型のトランジスタは、
基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたメタルゲート電極と、
前記メタルゲート電極の側壁に形成されたサイドウォールスペーサと、を有し、
前記ゲート絶縁膜が高誘電率材料からなり、
前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのいずれか一方に、前記メタルゲート電極の側壁と前記サイドウォールスペーサの内壁との間にオフセットスペーサが形成されている、或いは、前記第１導電型のトランジスタと前記第２導電型のトランジスタとに厚さの異なるオフセットスペーサが形成されている
半導体装置。
【請求項２】
前記第１導電型のトランジスタにおける前記サイドウォールスペーサ間のゲート長方向の距離が、前記第２導電型のトランジスタにおける前記サイドウォールスペーサ間のゲート長方向の距離とで同じである請求項１に記載の半導体装置。
【請求項３】
前記基体上にフィン状の半導体層が形成され、前記フィン状の半導体層のチャネル部分において、前記ゲート電極及び前記オフセットスペーサが形成されている請求項１に記載の半導体装置。
【請求項４】
前記第１導電型のトランジスタの前記メタルゲート電極が、埋め込み電極層と第１導電型トランジスタ用のＷＦメタル層とからなる請求項１に記載の半導体装置。
【請求項５】
前記第２導電型のトランジスタの前記メタルゲート電極が、埋め込み金属層と第２導電型トランジスタ用のＷＦメタル層から形成される請求項１に記載の半導体装置。
【請求項６】
基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたメタルゲート電極と、
前記メタルゲート電極の側壁に形成されたオフセットスペーサと、
前記オフセットスペーサを介して前記メタルゲート電極の側壁に形成されたサイドウォールスペーサと、を備え、
前記ゲート絶縁膜が高誘電率材料からなり、
前記ゲート絶縁膜が、前記メタルゲート電極の底部から前記サイドウォールスペーサの内壁まで連続して形成され、前記オフセットスペーサと前記サイドウォールスペーサとの間に前記ゲート絶縁膜が介在する
半導体装置。
【請求項７】
基体上にフィン状の半導体層が形成され、前記フィン状の半導体層のチャネル部において、前記ゲート電極及び前記オフセットスペーサが形成されている請求項６に記載の半導体装置。
【請求項８】
基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたＷＦメタル層と、
前記ＷＦメタル層上に形成された埋め込み金属層と、
前記ＷＦメタル層上において、前記埋め込み金属層の側壁に形成されたオフセットスペーサと、
前記オフセットスペーサを介して前記埋め込み金属層の側壁に形成されたサイドウォールスペーサと、を備え、
前記ゲート絶縁膜が高誘電率材料からなる
半導体装置。
【請求項９】
前記サイドウォールスペーサの直下の前記基体にピタキシャル層からなるレイズドソース・ドレイン部を備える請求項８に記載の半導体装置。
【請求項１０】
基体に第１導電型の半導体領域及び第２導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域及び前記第２導電型の半導体領域において、
前記基体上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記第１導電型の半導体領域及び前記第２導電型の半導体領域のいずれか一方において、前記サイドウォールスペーサの内壁にオフセットスペーサを形成する、或いは、前記第１導電型の半導体領域と前記第２導電型の半導体領域とにおいて、前記サイドウォールスペーサの内壁に厚さの異なるオフセットスペーサを形成する工程と、
前記サイドウォールスペーサ内に露出する前記基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項１１】
前記ダミーゲート電極を形成する工程において、前記第１導電型の半導体領域のダミーゲート電極と前記第２導電型の半導体領域のダミーゲート電極とを、ゲート長方向を同じ長さに形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記基体上にフィン状の半導体層を形成し、前記フィン状の半導体層に前記第１導電型の半導体領域及び前記第２導電型の半導体領域を形成する請求項１０に記載の半導体装置の製造方法。
【請求項１３】
基体上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記サイドウォールスペーサ内に露出する前記基体上、及び、前記サイドウォールスペーサの内壁に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の側壁部にオフセットスペーサを形成する工程と、
前記ゲート絶縁膜上及び前記オフセットスペーサの内壁側にメタルゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項１４】
基体上に誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にＷＦメタル層を形成する工程と、
前記ＷＦメタル層上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記サイドウォールスペーサ内に露出する前記ＷＦメタル層上、及び、前記サイドウォールスペーサの内壁にオフセットスペーサを形成する工程と、
前記ゲート絶縁膜上及び前記オフセットスペーサの内壁側に埋め込み金属層を形成する工程と、を有する
半導体装置の製造方法。
【請求項１５】
前記サイドウォールスペーサを形成後、前記サイドウォールスペーサの直下の前記基体をエピタキシャル成長させて、レイズドソース・ドレイン部を形成する工程を有する請求項１４に記載の半導体装置の製造方法。
【請求項１】
第１導電型のトランジスタと第２導電型のトランジスタとを備え、
前記第１導電型のトランジスタ及び前記第２導電型のトランジスタは、
基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたメタルゲート電極と、
前記メタルゲート電極の側壁に形成されたサイドウォールスペーサと、を有し、
前記ゲート絶縁膜が高誘電率材料からなり、
前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのいずれか一方に、前記メタルゲート電極の側壁と前記サイドウォールスペーサの内壁との間にオフセットスペーサが形成されている、或いは、前記第１導電型のトランジスタと前記第２導電型のトランジスタとに厚さの異なるオフセットスペーサが形成されている
半導体装置。
【請求項２】
前記第１導電型のトランジスタにおける前記サイドウォールスペーサ間のゲート長方向の距離が、前記第２導電型のトランジスタにおける前記サイドウォールスペーサ間のゲート長方向の距離とで同じである請求項１に記載の半導体装置。
【請求項３】
前記基体上にフィン状の半導体層が形成され、前記フィン状の半導体層のチャネル部分において、前記ゲート電極及び前記オフセットスペーサが形成されている請求項１に記載の半導体装置。
【請求項４】
前記第１導電型のトランジスタの前記メタルゲート電極が、埋め込み電極層と第１導電型トランジスタ用のＷＦメタル層とからなる請求項１に記載の半導体装置。
【請求項５】
前記第２導電型のトランジスタの前記メタルゲート電極が、埋め込み金属層と第２導電型トランジスタ用のＷＦメタル層から形成される請求項１に記載の半導体装置。
【請求項６】
基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたメタルゲート電極と、
前記メタルゲート電極の側壁に形成されたオフセットスペーサと、
前記オフセットスペーサを介して前記メタルゲート電極の側壁に形成されたサイドウォールスペーサと、を備え、
前記ゲート絶縁膜が高誘電率材料からなり、
前記ゲート絶縁膜が、前記メタルゲート電極の底部から前記サイドウォールスペーサの内壁まで連続して形成され、前記オフセットスペーサと前記サイドウォールスペーサとの間に前記ゲート絶縁膜が介在する
半導体装置。
【請求項７】
基体上にフィン状の半導体層が形成され、前記フィン状の半導体層のチャネル部において、前記ゲート電極及び前記オフセットスペーサが形成されている請求項６に記載の半導体装置。
【請求項８】
基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたＷＦメタル層と、
前記ＷＦメタル層上に形成された埋め込み金属層と、
前記ＷＦメタル層上において、前記埋め込み金属層の側壁に形成されたオフセットスペーサと、
前記オフセットスペーサを介して前記埋め込み金属層の側壁に形成されたサイドウォールスペーサと、を備え、
前記ゲート絶縁膜が高誘電率材料からなる
半導体装置。
【請求項９】
前記サイドウォールスペーサの直下の前記基体にピタキシャル層からなるレイズドソース・ドレイン部を備える請求項８に記載の半導体装置。
【請求項１０】
基体に第１導電型の半導体領域及び第２導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域及び前記第２導電型の半導体領域において、
前記基体上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記第１導電型の半導体領域及び前記第２導電型の半導体領域のいずれか一方において、前記サイドウォールスペーサの内壁にオフセットスペーサを形成する、或いは、前記第１導電型の半導体領域と前記第２導電型の半導体領域とにおいて、前記サイドウォールスペーサの内壁に厚さの異なるオフセットスペーサを形成する工程と、
前記サイドウォールスペーサ内に露出する前記基体上に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項１１】
前記ダミーゲート電極を形成する工程において、前記第１導電型の半導体領域のダミーゲート電極と前記第２導電型の半導体領域のダミーゲート電極とを、ゲート長方向を同じ長さに形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記基体上にフィン状の半導体層を形成し、前記フィン状の半導体層に前記第１導電型の半導体領域及び前記第２導電型の半導体領域を形成する請求項１０に記載の半導体装置の製造方法。
【請求項１３】
基体上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記サイドウォールスペーサ内に露出する前記基体上、及び、前記サイドウォールスペーサの内壁に高誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の側壁部にオフセットスペーサを形成する工程と、
前記ゲート絶縁膜上及び前記オフセットスペーサの内壁側にメタルゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項１４】
基体上に誘電率材料からなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にＷＦメタル層を形成する工程と、
前記ＷＦメタル層上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを埋め込み、かつ前記ダミーゲート電極の上面を露出させる層間絶縁層を形成する工程と、
前記ダミーゲート電極を除去する工程と、
前記サイドウォールスペーサ内に露出する前記ＷＦメタル層上、及び、前記サイドウォールスペーサの内壁にオフセットスペーサを形成する工程と、
前記ゲート絶縁膜上及び前記オフセットスペーサの内壁側に埋め込み金属層を形成する工程と、を有する
半導体装置の製造方法。
【請求項１５】
前記サイドウォールスペーサを形成後、前記サイドウォールスペーサの直下の前記基体をエピタキシャル成長させて、レイズドソース・ドレイン部を形成する工程を有する請求項１４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−９９５１７（Ｐ２０１２−９９５１７Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４３２５１（Ｐ２０１０−２４３２５１）
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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