半導体装置の製造方法
【課題】トランジスタのチャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。
【解決手段】半導体基板第１及び第２の領域に非晶質化のためのイオン注入を行い、第１の領域及び第２の領域に第１の不純物及び第２の不純物をそれぞれイオン注入し、注入した不純物を活性化して第１の不純物層及び第２の不純物層を形成し、不純物層を形成した半導体基板上に半導体層をエピタキシャル成長し、第１及び第２の領域上にゲート絶縁膜を成長し、第１及び第２のゲート絶縁膜上に第１及び第２のゲート電極をそれぞれ形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
【０００３】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６４２６２７９号明細書
【特許文献２】米国特許第６４８２７１４号明細書
【特許文献３】米国特許出願公開第２００９／０１０８３５０号明細書
【非特許文献】
【０００５】
【非特許文献１】A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0.1-μm MOSFET's with Epitaxial and δ-Doped Channels", IEEE Transactions on Electrond Devices, Vol. 46, NO. 8, p. 1718, 1999
【非特許文献２】Woo-Hyeong Lee, "MOS Device Structure Development for ULSI: Low Power/High Speed Operation", Microelectron. Reliab., Vol. 37, No. 9, pp. 1309-1314, 1997
【非特許文献３】A. Hokazono et al., "Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si:C Layers for Continual Bulk-CMOS Scaling", IEDM09-673
【非特許文献４】L. Shao et al., "Boron diffusion in silicon: the anomalies andcontrol by point defect engineering", Materials Science and Engineering R 42, pp. 65-114, 2003
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減するためには、急峻な不純物濃度分布を有するチャネル不純物層を形成し、如何にしてエピタキシャル層方向への不純物の拡散を抑制するかが重要である。
【０００７】
本発明の目的は、チャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板にイオン注入を行い、前記半導体基板の第１の領域及び第２の領域を非晶質化する工程と、前記半導体基板の前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、前記半導体基板の前記第２の領域に、第２導電型の第２の不純物をイオン注入する工程と、前記第１の不純物及び前記第２の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、それぞれ形成する工程と、前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、前記半導体層の前記第１の領域上及び前記第２の領域上に、ゲート絶縁膜を成長する工程と、前記第１の領域の前記ゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第ゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、第１の領域及び第２の領域を予め非晶質化しておくため、第１の領域又は第２の領域に不純物層を形成する工程の際に半導体基板を非晶質化することを要しない。これにより、第１の領域又は第２の領域に不純物層を形成する工程ではマスク材を変質するような高濃度のイオン注入が不要となり、半導体基板にダメージを与えることなくマスクを容易に除去することができる。また、非晶質化により、導電型不純物拡散抑制のための不純物をより効率よく格子位置に配置することができ、結果として、導電型不純物拡散を抑制できると同時に、注入イオンのチャネリングを防止することができ、急峻な不純物分布を得ることができる。
【００１０】
また、第１導電型のトランジスタ領域と第２導電型のトランジスタ領域の双方に非晶質化のイオン注入を行うため、非晶質化の工程において特定の領域を露出するマスクを形成しなくてもよい。これにより、半導体基板にダメージを与えるようなマスクの除去工程を排除することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、一実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２】図２は、一実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図３】図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図４は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１６】図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２１】図２１は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２２】図２２は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２３】図２３は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２４】図２４は、参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図２５】図２５は、参考例による半導体装置の製造方法を示す工程断面図（その５）である。
【図２６】図２６は、参考例による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１２】
［実施形態］
一実施形態による半導体装置及びその製造方法について図１乃至図２０を用いて説明する。
【００１３】
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。
【００１５】
シリコン基板１０上には、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）と、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）と、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）と、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）とが形成されている。低電圧トランジスタは、主に、高速動作が必要とされる回路部分に用いられるものである。高電圧トランジスタは、３．３Ｖ Ｉ／Ｏ等、高電圧の印加される回路部分に用いられるものである。
【００１６】
低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）は、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に形成されている。
【００１７】
低電圧ＮＭＯＳトランジスタ形成領域１６のシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）が形成されている。
【００１８】
低電圧ＰＭＯＳトランジスタは、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に形成されている。
【００１９】
低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）が形成されている。
【００２０】
高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）は、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に形成されている。
【００２１】
高電圧ＮＭＯＳトランジスタ形成領域３２のシリコン基板１０内には、Ｐウェル３６と、Ｐ型不純物層３８とが形成されている。Ｐ型不純物層３８は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層２２よりも低濃度且つなだらかな不純物分布になっている。Ｐ型不純物層３８上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）が形成されている。
【００２２】
高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）は、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に形成されている。
【００２３】
高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン基板１０内には、Ｎウェル４４と、Ｎ型不純物層４６とが形成されている。Ｎ型不純物層４６は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層３０よりも低濃度且つなだらかな不純物分布になっている。Ｎ型不純物層４６上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。
【００２４】
各トランジスタのゲート電極６６上及びソース／ドレイン領域７８，８０上には、金属シリサイド膜８４が形成されている。
【００２５】
４種類のトランジスタが形成されたシリコン基板１０上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、トランジスタに接続されたコンタクトプラグ８８が埋め込まれている。コンタクトプラグ８８には、配線９０が接続されている。
【００２６】
このように、本実施形態による半導体装置は、２種類の低電圧トランジスタと、２種類の高電圧トランジスタとを有している。
【００２７】
低電圧トランジスタは、いずれも、例えば図２に示すように、チャネル領域１０６に、急峻な不純物濃度分布を有する高濃度不純物層１０８と、高濃度不純物層１０８上にエピタキシャル成長されたノンドープのシリコン層１１０とを有するものである。このようなトランジスタの構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。閾値電圧ばらつきを抑制するためには、高濃度不純物層１０８の不純物濃度分布が急峻であることが重要である。
【００２８】
急峻な不純物濃度分布を実現するために、低電圧ＮＭＯＳトランジスタの高濃度不純物層２２には、アクセプタ不純物としてのボロンのほかに、ボロンの拡散を防止するための炭素が導入されている。また、低電圧ＰＭＯＳトランジスタの高濃度不純物層３０には、ドナー不純物として拡散定数の小さい砒素が導入されている。
【００２９】
一方、高電圧ＮＭＯＳトランジスタの不純物層３８及び高電圧ＰＭＯＳトランジスタの不純物層４６を高濃度で急峻な不純物濃度分布とすると、接合耐圧やホットキャリア耐性が低下する。このため、高電圧ＮＭＯＳトランジスタの不純物層３８には、アクセプタ不純物としてボロンは導入されているが、拡散防止作用のある炭素は導入されていない。また、高電圧ＰＭＯＳトランジスタの不純物層４６には、砒素よりも拡散定数の大きいリンが導入されている。これにより、不純物層３８及び不純物層４６は、高濃度不純物層２２及び高濃度不純物層３０と比較して、低濃度且つなだらかな分布とされている。
【００３０】
なお、シリコン基板１０内の、各トランジスタ形成領域のソース／ドレイン領域７８，８０よりも深い位置には、全面に渡って結晶欠陥９４が形成されていることがある（図１参照）。この結晶欠陥９４は、アモルファス化したシリコン基板１０を再結晶化する際に形成されたものである。再結晶化の際に形成される結晶欠陥９４は、不純物のゲッタリングによって活性領域内の不純物を低減する効果を奏する一方、ＰＮ接合近傍に位置するとリーク電流を増加する原因ともなる。このような観点から、結晶欠陥９４がソース／ドレイン領域７８，８０よりも深い場所に位置するように、プロセス条件が設定されている。
【００３１】
次に、本実施形態による半導体装置の製造方法について図３乃至図２０を用いて説明する。
【００３２】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
【００３３】
本実施形態による半導体装置の製造方法では、素子分離絶縁膜５８の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜５８の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。
【００３４】
なお、素子分離絶縁膜５８の形成前にウェルやチャネル不純物層を形成するのは、シリコン酸化膜１４，５２，６０を除去する際の素子分離絶縁膜５８の膜減りを抑制するためである。
【００３５】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３）。なお、シリコン酸化膜１４は、薬液洗浄により形成された化学酸化膜でもよい。
【００３６】
次いで、フォトレジスト膜を用いずにシリコン基板１０の全面にイオン注入を行い、シリコン基板１０の表面にアモルファス層９２を形成する（図４）。例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギーを５０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２の条件でイオン注入し、アモルファス層９２を形成する。
【００３７】
アモルファス層９２は、アモルファス層９２と単結晶シリコンとの界面（アモルファス層９２の底部）が、後に形成するソース／ドレイン領域７８，８０よりも深い場所に位置するように、形成する。アモルファス層９２の深さは、注入イオンの加速エネルギーにより設定することができる。また、ドーズ量は、シリコン基板１０をアモルファス化するために必要な量とする。ゲルマニウムの場合、ドーズ量は、１×１０１４ｃｍ−２程度以上となる。
【００３８】
なお、アモルファス層９２を形成するためのイオン種は、ゲルマニウムに限定されるものではない。例えば、シリコン、アルゴン、キセノン等のイオンを用いることができる。これらイオン種を用いる場合にも、加速エネルギーやドーズ量の設定方法は同じである。
【００３９】
例えば、シリコンイオン注入によって上述のゲルマニウムイオン注入の場合と同等のアモルファス層９２を形成するためには、加速エネルギーを２７ｋｅＶ、ドーズ量を１．１×１０１５ｃｍ−２に設定することができる。
【００４０】
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４１】
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図５）。
【００４２】
Ｎウェル４４は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型不純物層４６は、リンイオンを、例えば、加速エネルギー３０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧PＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素よりも拡散定数の大きいリンを用いている。
【００４３】
なお、ゲルマニウムイオン注入により形成されたアモルファス層９２には、注入イオンのチャネリングを防止する効果がある。
【００４４】
次いで、例えば硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）との混合液を用いたウェットエッチングにより、フォトレジスト膜４２を除去する。
【００４５】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４６】
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図６）。
【００４７】
Ｐウェル３６は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層３８は、ボロンイオンを、例えば、加速エネルギー１５ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧ＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行わない。
【００４８】
なお、ゲルマニウムイオン注入により形成されたアモルファス層９２には、注入イオンのチャネリングを防止する効果がある。
【００４９】
次いで、例えば硫酸と過酸化水素水との混合液を用いたウェットエッチングにより、フォトレジスト膜３４を除去する。
【００５０】
次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５１】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図７）。
【００５２】
Ｎウェル２８は、例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、砒素イオン（Ａｓ＋）を、例えば、加速エネルギー６ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００５３】
なお、ゲルマニウムイオン注入により形成されたアモルファス層９２には、注入イオンのチャネリングを防止する効果がある。
【００５４】
次いで、例えば硫酸と過酸化水素水との混合液を用いたウェットエッチングにより、フォトレジスト膜２６を除去する。
【００５５】
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５６】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図８）。
【００５７】
Ｐウェル２０は、例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、炭素イオン（Ｃ＋）を、例えば、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、例えば、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。
【００５８】
図４の工程のゲルマニウムイオン注入により、シリコン基板１０の表面にはアモルファス層９２が形成されている。このアモルファス層９２は、ボロンイオンのチャネリングを防止するとともに、炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。
【００５９】
次いで、例えば硫酸と過酸化水素水との混合液を用いたウェットエッチングにより、フォトレジスト膜１８を除去する。
【００６０】
本実施形態において、アモルファス層９２を形成するためのイオン注入は、マスクレスでシリコン基板１０の全面に行っており、フォトレジスト膜１８をマスクとしては行われない。したがって、アモルファス化するためのイオン注入によってフォトレジスト膜１８が変質して除去が困難になるなどの不具合が生じることはない。
【００６１】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０を再結晶化するとともに、注入した不純物を格子位置に配置する。例えば、窒素雰囲気中で、６００℃１５０秒間の熱処理を行い、次いで１０００度０秒間の熱処理を行う。
【００６２】
なお、アモルファス層９２を再結晶化する際、アモルファス層９２と単結晶シリコンとの界面近傍には、結晶欠陥９４が生じることがある。非晶質化のイオン注入を上記条件で行った例では、シリコン基板１０とシリコン層４８との界面からおよそ１００ｎｍ程度の深さに、結晶欠陥９４が形成される。
【００６３】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３０ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図９）。
【００６４】
次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層４８の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜５２を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
【００６５】
次いで、シリコン酸化膜５２上に、例えばＬＰＣＶＤ法により、例えば膜厚７０ｎｍのシリコン窒化膜５４を堆積する。処理条件は、例えば、温度を７００℃、時間を６０分間とする。
【００６６】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜５４、シリコン酸化膜５２、シリコン層４８、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝５６を形成する（図１０）。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００６７】
次いで、例えばＩＳＳＧ法により、減圧下でシリコン層４８及びシリコン基板１０の表面をウェット酸化し、素子分離溝５６の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。
【００６８】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝５６をシリコン酸化膜によって埋め込む。
【００６９】
次いで、例えばＣＭＰ法により、シリコン窒化膜５４上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝５６に埋め込まれたシリコン酸化膜により、素子分離絶縁膜５８を形成する（図１１）。
【００７０】
次いで、シリコン窒化膜５４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜５８を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層４８の表面の高さと素子分離絶縁膜５８の表面の高さとが同程度になるように調整するためのものである。
【００７１】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜５４を除去する（図１２）。
【００７２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜５２を除去する。この際、シリコン酸化膜５２を完全に除去するために、膜厚３ｎｍのシリコン酸化膜５２に対して、熱酸化膜で５ｎｍ相当のエッチングを行う。
【００７３】
素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。
【００７４】
本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜５２のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、１０ｎｍと小さく抑えることができる。
【００７５】
次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜６０を形成する（図１３）。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。
【００７６】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を覆い、他の領域を露出するフォトレジスト膜６２を形成する。
【００７７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜６２をマスクとしてシリコン酸化膜６０をエッチングする。これにより、低電圧ＮＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を除去する（図１４）。この際、シリコン酸化膜６０を完全に除去するために、膜厚７ｎｍのシリコン酸化膜６０に対して、熱酸化膜で１０ｎｍ相当のエッチングを行う。
【００７８】
素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。
【００７９】
本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜６０のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、２０ｎｍと小さく抑えることができる。
【００８０】
これにより、シリコン酸化膜５２，６０を除去する際の素子分離絶縁膜５８の沈み込み量の総和は、高電圧トランジスタ形成領域３２，４０で１０ｎｍ程度、低電圧トランジスタ形成領域１６，２４で３０ｎｍ程度と、小さく抑えることができる。
【００８１】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００８２】
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜６４を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。
【００８３】
次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜６０，６４内に窒素を導入する。
【００８４】
こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域３２に、シリコン酸化膜６０のゲート絶縁膜６０ａを形成する。また、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４に、シリコン酸化膜６０よりも薄いシリコン酸化膜６４のゲート絶縁膜６４ａを形成する（図１５）。
【００８５】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。
【００８６】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極６６を形成する（図１６）。
【００８７】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＮ型不純物層６８を形成する。例えば、リンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｎ型不純物層６８を形成する。
【００８８】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６をマスクとしてＰ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＰ型不純物層７０を形成する。例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７０を形成する。
【００８９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層７２を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入し、Ｎ型不純物層７２を形成する。
【００９０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、ゲート電極６６をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層７４を形成する（図１７）。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７４を形成する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。
【００９２】
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極６６の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ７６を形成する（図１８）。
【００９３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層７８を形成するとともに、ＮＭＯＳトランジスタのゲート電極６６にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２とする。
【００９４】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層８０を形成するとともに、ＰＭＯＳトランジスタのゲート電極６６にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２とする。
【００９５】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極６６中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極６６とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。
【００９６】
また、低電圧ＮＭＯＳトランジスタのチャネル部は炭素がボロンの拡散を抑制することにより、低電圧ＰＭＯＳトランジスタのチャネル部は砒素の拡散が遅いことにより、急峻な不純物分布を維持することができる。一方、高電圧ＮＭＯＳトランジスタのチャネル部は炭素が導入されていないことにより拡散は抑制されず、高電圧ＰＭＯＳトランジスタのチャネル部には砒素よりも拡散定数の大きいリンが導入されているため、なだらかな不純物分布を形成することができる。
【００９７】
こうして、シリコン基板１０上に、４種類のトランジスタを完成する。すなわち、低電圧ＮＭＯＳトランジスタ形成領域１６に、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）を形成する。また、低電圧ＰＭＯＳトランジスタ形成領域２４に、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域に、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域に、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）を形成する（図１９）。
【００９８】
次いで、サリサイドプロセスにより、ゲート電極６６上、Ｎ型不純物層７８上、及びＰ型不純物層８０上に、金属シリサイド膜８４、例えばコバルトシリサイド膜を形成する。
【００９９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
【０１００】
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
【０１０１】
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜８６を形成する。
【０１０２】
次いで、例えばＣＭＰ法により、層間絶縁膜８６の表面を研磨し、平坦化する。
【０１０３】
この後、層間絶縁膜８６に埋め込まれたコンタクトプラグ８８、コンタクトプラグ８８に接続された配線９０等を形成し、半導体装置を完成する（図２０）。
【０１０４】
このように、本実施形態によれば、マスクを用いずにシリコン基板の全面にイオン注入を行い、シリコン基板の表面を予めアモルファス化しておくので、低電圧ＮＭＯＳトランジスタのチャネル不純物層の形成の際にアモルファス化のためのイオン注入を行う必要はない。これにより、低電圧ＮＭＯＳトランジスタのチャネル不純物層の形成の際にフォトレジスト膜が変質するのを防止することができ、薬液を用いたウェット処理のような、シリコン基板に与えるダメージの少ないプロセスによって容易にフォトレジスト膜を除去することができる。
【０１０５】
［参考例］
参考例による半導体装置の製造方法について図２１乃至図２６を用いて説明する。図１乃至図２０に示す一実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１０６】
図２１乃至図２６は、本参考例による半導体装置の製造方法を示す工程断面図である。
【０１０７】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外に、マスクアライメント用のマークとして用いる溝１２を形成する。
【０１０８】
次いで、シリコン基板１０の全面に、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図２１（ａ））。
【０１０９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル２０及びＰ型高濃度不純物層２２を形成する。Ｐウェル２０及びＰ型高濃度不純物層２２は、例えば、ボロン又は弗化ボロン（ＢＦ２）を２重にイオン注入することにより形成する。
【０１１０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル２８及びＮ型高濃度不純物層３０を形成する（図２１（ｂ））。Ｎウェル２８及びＮ型高濃度不純物層３０は、例えば、リン又は砒素若しくはアンチモン（Ｓｂ）を２重にイオン注入することにより形成する。
【０１１１】
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
【０１１２】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
【０１１３】
次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２２（ａ））。
【０１１４】
次いで、ＳＴＩ法により、シリコン基板１０及びシリコン層４８に、素子分離絶縁膜５８を形成する（図２２（ｂ））。
【０１１５】
次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜６０ａとなるシリコン酸化膜６０を形成する（図２３（ａ））。
【０１１６】
次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を選択的に除去する（図２３（ｂ））。
【０１１７】
次いで、低電圧ＮＭＯＳトランジスタ領域１６及び低電圧ＰＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜６４ａとなるシリコン酸化膜６４を形成する（図２４（ａ））。
【０１１８】
次いで、全面に、ポリシリコン膜６６ａを形成する。
【０１１９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２のポリシリコン膜６６ａに、Ｎ型不純物を添加する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０のポリシリコン膜６６ａに、Ｐ型不純物を添加する（図２４（ｂ））。
【０１２０】
次いで、ポリシリコン膜６６ａをパターニングし、各トランジスタ形成領域に、ゲート電極６６を形成する。
【０１２１】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６に、エクステンション領域となるＮ型不純物層７２を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４に、エクステンション領域となるＰ型不純物層７４を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域３２に、ＬＤＤ領域となるＮ型不純物層６８を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域４０に、ＬＤＤ領域となるＰ型不純物層７０を形成する（図２５（ａ））。
【０１２２】
次いで、シリコン酸化膜を堆積して異方性エッチングし、ゲート電極６６の側壁部分に、サイドウォールスペーサ６８を形成する（図２５（ｂ））。
【０１２３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ソース／ドレイン領域となるＮ型不純物層７８を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ソース／ドレイン領域となるＰ型不純物層８０を形成する（図２６）。
【０１２４】
次いで、熱処理を行い、注入した不純物を活性化する。
【０１２５】
こうして、シリコン基板１０上に、低電圧ＮＭＯＳトランジスタと、低電圧ＰＭＯＳトランジスタと、高電圧ＮＭＯＳトランジスタと、高電圧ＰＭＯＳトランジスタを形成する。
【０１２６】
本参考例では、低電圧ＮＭＯＳトランジスタの高濃度不純物層２２をボロンにより形成しているが、ボロンは拡散定数が大きいため、その後の熱プロセスにおいてエピタキシャル層方向に拡散し、不純物の統計的揺らぎによる閾値電圧のばらつきの原因となる。不純物の統計的揺らぎによる閾値電圧のばらつきを抑制するためには、高濃度不純物層２２中のボロンがエピタキシャル層内に拡散するのを防止することが重要である。
【０１２７】
ボロンの拡散を防止する手法として、シリコン基板の表面を非晶質化した後に炭素及びボロンをイオン注入する方法がある。この方法によれば、ボロンの拡散を抑制することができ、許される熱処理の最大量を大きくできる。
【０１２８】
しかしながら、シリコン基板の非晶質化は、一般に、ゲルマニウムやシリコンのような重い元素を高濃度にイオン注入することにより行われる。ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜を形成し、これをマスクとして非晶質化のためのイオン注入並びに炭素及びボロンのイオン注入を行うと、非晶質化のために高濃度のイオン注入が必要なことに原因して、フォトレジスト膜が変質する。変質したフォトレジスト膜は、硫酸と過酸化水素水との混合液のような薬液を用いたウェットエッチングでは除去が困難になる。
【０１２９】
また、変質したフォトレジスト膜は、単純な酸素プラズマ処理によっても除去は難しく、例えば、ＣＦ４／Ｏ２プラズマ処理といった手段が必要となる。しかしながら、ＣＦ４／Ｏ２プラズマ処理を用いると、シリコン基板もエッチングされ、また、高エネルギーの酸素や炭素がシリコン基板内に打ち込まれてしまうという不具合もある。
【０１３０】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１３１】
例えば、上記実施形態では、Ｐ型高濃度不純物層２２を形成する際に、非晶質化のためにゲルマニウムをイオン注入しているが、非晶質化に用いるイオン種は、これに限定されるものではない。例えば、シリコン、アルゴン、キセノン等を用いるようにしてもよい。
【０１３２】
また、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。ＳＯＩ基板など、他の半導体基板を適用してもよい。
【０１３３】
また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、ＳｉＧｅ層やＳｉＣ層等の他の半導体層を適用してもよい。
【０１３４】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０１３５】
１０…シリコン基板
１２…溝
１４，５２，６０，６４…シリコン酸化膜
１６…低電圧ＮＭＯＳトランジスタ形成領域
１８，２６，３４，４２，５０，６２…フォトレジスト膜
２０，３６…Ｐウェル
２２…Ｐ型高濃度不純物層
２４…低電圧ＰＭＯＳトランジスタ形成領域
２８，４４…Ｎウェル
３０…Ｎ型高濃度不純物層
３２…高電圧ＮＭＯＳトランジスタ形成領域
３８，７０，７４…Ｐ型不純物層
４０…高電圧ＰＭＯＳトランジスタ形成領域
４６，６８，７２…Ｎ型不純物層
４８…シリコン層
５４…シリコン窒化膜
５６…素子分離溝
５８…素子分離絶縁膜
６０ａ，６４ａ…ゲート絶縁膜
６６ａ…ポリシリコン膜
６６…ゲート電極
７６…サイドウォールスペーサ
７８…Ｎ型不純物層（ソース／ドレイン領域）
８０…Ｐ型不純物層（ソース／ドレイン領域）
８４…金属シリサイド膜
８６…層間絶縁膜
８８…コンタクトプラグ
９０…配線
９２…アモルファス層
９４…結晶欠陥
１００…シリコン基板
１０２…ソース領域
１０４…ドレイン領域
１０６…チャネル領域
１０８…高濃度不純物層
１１０…シリコン層
１１２…ゲート絶縁膜
１１４…ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
【０００３】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６４２６２７９号明細書
【特許文献２】米国特許第６４８２７１４号明細書
【特許文献３】米国特許出願公開第２００９／０１０８３５０号明細書
【非特許文献】
【０００５】
【非特許文献１】A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0.1-μm MOSFET's with Epitaxial and δ-Doped Channels", IEEE Transactions on Electrond Devices, Vol. 46, NO. 8, p. 1718, 1999
【非特許文献２】Woo-Hyeong Lee, "MOS Device Structure Development for ULSI: Low Power/High Speed Operation", Microelectron. Reliab., Vol. 37, No. 9, pp. 1309-1314, 1997
【非特許文献３】A. Hokazono et al., "Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si:C Layers for Continual Bulk-CMOS Scaling", IEDM09-673
【非特許文献４】L. Shao et al., "Boron diffusion in silicon: the anomalies andcontrol by point defect engineering", Materials Science and Engineering R 42, pp. 65-114, 2003
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減するためには、急峻な不純物濃度分布を有するチャネル不純物層を形成し、如何にしてエピタキシャル層方向への不純物の拡散を抑制するかが重要である。
【０００７】
本発明の目的は、チャネル不純物の拡散を抑制し、高性能・高信頼性を実現しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板にイオン注入を行い、前記半導体基板の第１の領域及び第２の領域を非晶質化する工程と、前記半導体基板の前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、前記半導体基板の前記第２の領域に、第２導電型の第２の不純物をイオン注入する工程と、前記第１の不純物及び前記第２の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、それぞれ形成する工程と、前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、前記半導体層の前記第１の領域上及び前記第２の領域上に、ゲート絶縁膜を成長する工程と、前記第１の領域の前記ゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第ゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、第１の領域及び第２の領域を予め非晶質化しておくため、第１の領域又は第２の領域に不純物層を形成する工程の際に半導体基板を非晶質化することを要しない。これにより、第１の領域又は第２の領域に不純物層を形成する工程ではマスク材を変質するような高濃度のイオン注入が不要となり、半導体基板にダメージを与えることなくマスクを容易に除去することができる。また、非晶質化により、導電型不純物拡散抑制のための不純物をより効率よく格子位置に配置することができ、結果として、導電型不純物拡散を抑制できると同時に、注入イオンのチャネリングを防止することができ、急峻な不純物分布を得ることができる。
【００１０】
また、第１導電型のトランジスタ領域と第２導電型のトランジスタ領域の双方に非晶質化のイオン注入を行うため、非晶質化の工程において特定の領域を露出するマスクを形成しなくてもよい。これにより、半導体基板にダメージを与えるようなマスクの除去工程を排除することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、一実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２】図２は、一実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図３】図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図４は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１６】図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２１】図２１は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２２】図２２は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２３】図２３は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２４】図２４は、参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図２５】図２５は、参考例による半導体装置の製造方法を示す工程断面図（その５）である。
【図２６】図２６は、参考例による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１２】
［実施形態］
一実施形態による半導体装置及びその製造方法について図１乃至図２０を用いて説明する。
【００１３】
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。
【００１５】
シリコン基板１０上には、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）と、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）と、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）と、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）とが形成されている。低電圧トランジスタは、主に、高速動作が必要とされる回路部分に用いられるものである。高電圧トランジスタは、３．３Ｖ Ｉ／Ｏ等、高電圧の印加される回路部分に用いられるものである。
【００１６】
低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）は、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に形成されている。
【００１７】
低電圧ＮＭＯＳトランジスタ形成領域１６のシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）が形成されている。
【００１８】
低電圧ＰＭＯＳトランジスタは、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に形成されている。
【００１９】
低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）が形成されている。
【００２０】
高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）は、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に形成されている。
【００２１】
高電圧ＮＭＯＳトランジスタ形成領域３２のシリコン基板１０内には、Ｐウェル３６と、Ｐ型不純物層３８とが形成されている。Ｐ型不純物層３８は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層２２よりも低濃度且つなだらかな不純物分布になっている。Ｐ型不純物層３８上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）が形成されている。
【００２２】
高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）は、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に形成されている。
【００２３】
高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン基板１０内には、Ｎウェル４４と、Ｎ型不純物層４６とが形成されている。Ｎ型不純物層４６は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層３０よりも低濃度且つなだらかな不純物分布になっている。Ｎ型不純物層４６上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。
【００２４】
各トランジスタのゲート電極６６上及びソース／ドレイン領域７８，８０上には、金属シリサイド膜８４が形成されている。
【００２５】
４種類のトランジスタが形成されたシリコン基板１０上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、トランジスタに接続されたコンタクトプラグ８８が埋め込まれている。コンタクトプラグ８８には、配線９０が接続されている。
【００２６】
このように、本実施形態による半導体装置は、２種類の低電圧トランジスタと、２種類の高電圧トランジスタとを有している。
【００２７】
低電圧トランジスタは、いずれも、例えば図２に示すように、チャネル領域１０６に、急峻な不純物濃度分布を有する高濃度不純物層１０８と、高濃度不純物層１０８上にエピタキシャル成長されたノンドープのシリコン層１１０とを有するものである。このようなトランジスタの構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。閾値電圧ばらつきを抑制するためには、高濃度不純物層１０８の不純物濃度分布が急峻であることが重要である。
【００２８】
急峻な不純物濃度分布を実現するために、低電圧ＮＭＯＳトランジスタの高濃度不純物層２２には、アクセプタ不純物としてのボロンのほかに、ボロンの拡散を防止するための炭素が導入されている。また、低電圧ＰＭＯＳトランジスタの高濃度不純物層３０には、ドナー不純物として拡散定数の小さい砒素が導入されている。
【００２９】
一方、高電圧ＮＭＯＳトランジスタの不純物層３８及び高電圧ＰＭＯＳトランジスタの不純物層４６を高濃度で急峻な不純物濃度分布とすると、接合耐圧やホットキャリア耐性が低下する。このため、高電圧ＮＭＯＳトランジスタの不純物層３８には、アクセプタ不純物としてボロンは導入されているが、拡散防止作用のある炭素は導入されていない。また、高電圧ＰＭＯＳトランジスタの不純物層４６には、砒素よりも拡散定数の大きいリンが導入されている。これにより、不純物層３８及び不純物層４６は、高濃度不純物層２２及び高濃度不純物層３０と比較して、低濃度且つなだらかな分布とされている。
【００３０】
なお、シリコン基板１０内の、各トランジスタ形成領域のソース／ドレイン領域７８，８０よりも深い位置には、全面に渡って結晶欠陥９４が形成されていることがある（図１参照）。この結晶欠陥９４は、アモルファス化したシリコン基板１０を再結晶化する際に形成されたものである。再結晶化の際に形成される結晶欠陥９４は、不純物のゲッタリングによって活性領域内の不純物を低減する効果を奏する一方、ＰＮ接合近傍に位置するとリーク電流を増加する原因ともなる。このような観点から、結晶欠陥９４がソース／ドレイン領域７８，８０よりも深い場所に位置するように、プロセス条件が設定されている。
【００３１】
次に、本実施形態による半導体装置の製造方法について図３乃至図２０を用いて説明する。
【００３２】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
【００３３】
本実施形態による半導体装置の製造方法では、素子分離絶縁膜５８の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜５８の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。
【００３４】
なお、素子分離絶縁膜５８の形成前にウェルやチャネル不純物層を形成するのは、シリコン酸化膜１４，５２，６０を除去する際の素子分離絶縁膜５８の膜減りを抑制するためである。
【００３５】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３）。なお、シリコン酸化膜１４は、薬液洗浄により形成された化学酸化膜でもよい。
【００３６】
次いで、フォトレジスト膜を用いずにシリコン基板１０の全面にイオン注入を行い、シリコン基板１０の表面にアモルファス層９２を形成する（図４）。例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギーを５０ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２の条件でイオン注入し、アモルファス層９２を形成する。
【００３７】
アモルファス層９２は、アモルファス層９２と単結晶シリコンとの界面（アモルファス層９２の底部）が、後に形成するソース／ドレイン領域７８，８０よりも深い場所に位置するように、形成する。アモルファス層９２の深さは、注入イオンの加速エネルギーにより設定することができる。また、ドーズ量は、シリコン基板１０をアモルファス化するために必要な量とする。ゲルマニウムの場合、ドーズ量は、１×１０１４ｃｍ−２程度以上となる。
【００３８】
なお、アモルファス層９２を形成するためのイオン種は、ゲルマニウムに限定されるものではない。例えば、シリコン、アルゴン、キセノン等のイオンを用いることができる。これらイオン種を用いる場合にも、加速エネルギーやドーズ量の設定方法は同じである。
【００３９】
例えば、シリコンイオン注入によって上述のゲルマニウムイオン注入の場合と同等のアモルファス層９２を形成するためには、加速エネルギーを２７ｋｅＶ、ドーズ量を１．１×１０１５ｃｍ−２に設定することができる。
【００４０】
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４１】
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図５）。
【００４２】
Ｎウェル４４は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型不純物層４６は、リンイオンを、例えば、加速エネルギー３０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧PＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素よりも拡散定数の大きいリンを用いている。
【００４３】
なお、ゲルマニウムイオン注入により形成されたアモルファス層９２には、注入イオンのチャネリングを防止する効果がある。
【００４４】
次いで、例えば硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）との混合液を用いたウェットエッチングにより、フォトレジスト膜４２を除去する。
【００４５】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４６】
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図６）。
【００４７】
Ｐウェル３６は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層３８は、ボロンイオンを、例えば、加速エネルギー１５ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧ＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行わない。
【００４８】
なお、ゲルマニウムイオン注入により形成されたアモルファス層９２には、注入イオンのチャネリングを防止する効果がある。
【００４９】
次いで、例えば硫酸と過酸化水素水との混合液を用いたウェットエッチングにより、フォトレジスト膜３４を除去する。
【００５０】
次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５１】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図７）。
【００５２】
Ｎウェル２８は、例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、砒素イオン（Ａｓ＋）を、例えば、加速エネルギー６ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００５３】
なお、ゲルマニウムイオン注入により形成されたアモルファス層９２には、注入イオンのチャネリングを防止する効果がある。
【００５４】
次いで、例えば硫酸と過酸化水素水との混合液を用いたウェットエッチングにより、フォトレジスト膜２６を除去する。
【００５５】
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５６】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図８）。
【００５７】
Ｐウェル２０は、例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、炭素イオン（Ｃ＋）を、例えば、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、例えば、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。
【００５８】
図４の工程のゲルマニウムイオン注入により、シリコン基板１０の表面にはアモルファス層９２が形成されている。このアモルファス層９２は、ボロンイオンのチャネリングを防止するとともに、炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。
【００５９】
次いで、例えば硫酸と過酸化水素水との混合液を用いたウェットエッチングにより、フォトレジスト膜１８を除去する。
【００６０】
本実施形態において、アモルファス層９２を形成するためのイオン注入は、マスクレスでシリコン基板１０の全面に行っており、フォトレジスト膜１８をマスクとしては行われない。したがって、アモルファス化するためのイオン注入によってフォトレジスト膜１８が変質して除去が困難になるなどの不具合が生じることはない。
【００６１】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０を再結晶化するとともに、注入した不純物を格子位置に配置する。例えば、窒素雰囲気中で、６００℃１５０秒間の熱処理を行い、次いで１０００度０秒間の熱処理を行う。
【００６２】
なお、アモルファス層９２を再結晶化する際、アモルファス層９２と単結晶シリコンとの界面近傍には、結晶欠陥９４が生じることがある。非晶質化のイオン注入を上記条件で行った例では、シリコン基板１０とシリコン層４８との界面からおよそ１００ｎｍ程度の深さに、結晶欠陥９４が形成される。
【００６３】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３０ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図９）。
【００６４】
次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層４８の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜５２を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
【００６５】
次いで、シリコン酸化膜５２上に、例えばＬＰＣＶＤ法により、例えば膜厚７０ｎｍのシリコン窒化膜５４を堆積する。処理条件は、例えば、温度を７００℃、時間を６０分間とする。
【００６６】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜５４、シリコン酸化膜５２、シリコン層４８、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝５６を形成する（図１０）。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００６７】
次いで、例えばＩＳＳＧ法により、減圧下でシリコン層４８及びシリコン基板１０の表面をウェット酸化し、素子分離溝５６の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。
【００６８】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝５６をシリコン酸化膜によって埋め込む。
【００６９】
次いで、例えばＣＭＰ法により、シリコン窒化膜５４上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝５６に埋め込まれたシリコン酸化膜により、素子分離絶縁膜５８を形成する（図１１）。
【００７０】
次いで、シリコン窒化膜５４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜５８を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層４８の表面の高さと素子分離絶縁膜５８の表面の高さとが同程度になるように調整するためのものである。
【００７１】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜５４を除去する（図１２）。
【００７２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜５２を除去する。この際、シリコン酸化膜５２を完全に除去するために、膜厚３ｎｍのシリコン酸化膜５２に対して、熱酸化膜で５ｎｍ相当のエッチングを行う。
【００７３】
素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。
【００７４】
本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜５２のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、１０ｎｍと小さく抑えることができる。
【００７５】
次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜６０を形成する（図１３）。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。
【００７６】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を覆い、他の領域を露出するフォトレジスト膜６２を形成する。
【００７７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜６２をマスクとしてシリコン酸化膜６０をエッチングする。これにより、低電圧ＮＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を除去する（図１４）。この際、シリコン酸化膜６０を完全に除去するために、膜厚７ｎｍのシリコン酸化膜６０に対して、熱酸化膜で１０ｎｍ相当のエッチングを行う。
【００７８】
素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。
【００７９】
本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜６０のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、２０ｎｍと小さく抑えることができる。
【００８０】
これにより、シリコン酸化膜５２，６０を除去する際の素子分離絶縁膜５８の沈み込み量の総和は、高電圧トランジスタ形成領域３２，４０で１０ｎｍ程度、低電圧トランジスタ形成領域１６，２４で３０ｎｍ程度と、小さく抑えることができる。
【００８１】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００８２】
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜６４を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。
【００８３】
次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜６０，６４内に窒素を導入する。
【００８４】
こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域３２に、シリコン酸化膜６０のゲート絶縁膜６０ａを形成する。また、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４に、シリコン酸化膜６０よりも薄いシリコン酸化膜６４のゲート絶縁膜６４ａを形成する（図１５）。
【００８５】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。
【００８６】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極６６を形成する（図１６）。
【００８７】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＮ型不純物層６８を形成する。例えば、リンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｎ型不純物層６８を形成する。
【００８８】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６をマスクとしてＰ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＰ型不純物層７０を形成する。例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７０を形成する。
【００８９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層７２を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入し、Ｎ型不純物層７２を形成する。
【００９０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、ゲート電極６６をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層７４を形成する（図１７）。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７４を形成する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。
【００９２】
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極６６の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ７６を形成する（図１８）。
【００９３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層７８を形成するとともに、ＮＭＯＳトランジスタのゲート電極６６にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２とする。
【００９４】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層８０を形成するとともに、ＰＭＯＳトランジスタのゲート電極６６にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２とする。
【００９５】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極６６中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極６６とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。
【００９６】
また、低電圧ＮＭＯＳトランジスタのチャネル部は炭素がボロンの拡散を抑制することにより、低電圧ＰＭＯＳトランジスタのチャネル部は砒素の拡散が遅いことにより、急峻な不純物分布を維持することができる。一方、高電圧ＮＭＯＳトランジスタのチャネル部は炭素が導入されていないことにより拡散は抑制されず、高電圧ＰＭＯＳトランジスタのチャネル部には砒素よりも拡散定数の大きいリンが導入されているため、なだらかな不純物分布を形成することができる。
【００９７】
こうして、シリコン基板１０上に、４種類のトランジスタを完成する。すなわち、低電圧ＮＭＯＳトランジスタ形成領域１６に、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）を形成する。また、低電圧ＰＭＯＳトランジスタ形成領域２４に、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域に、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域に、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）を形成する（図１９）。
【００９８】
次いで、サリサイドプロセスにより、ゲート電極６６上、Ｎ型不純物層７８上、及びＰ型不純物層８０上に、金属シリサイド膜８４、例えばコバルトシリサイド膜を形成する。
【００９９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
【０１００】
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
【０１０１】
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜８６を形成する。
【０１０２】
次いで、例えばＣＭＰ法により、層間絶縁膜８６の表面を研磨し、平坦化する。
【０１０３】
この後、層間絶縁膜８６に埋め込まれたコンタクトプラグ８８、コンタクトプラグ８８に接続された配線９０等を形成し、半導体装置を完成する（図２０）。
【０１０４】
このように、本実施形態によれば、マスクを用いずにシリコン基板の全面にイオン注入を行い、シリコン基板の表面を予めアモルファス化しておくので、低電圧ＮＭＯＳトランジスタのチャネル不純物層の形成の際にアモルファス化のためのイオン注入を行う必要はない。これにより、低電圧ＮＭＯＳトランジスタのチャネル不純物層の形成の際にフォトレジスト膜が変質するのを防止することができ、薬液を用いたウェット処理のような、シリコン基板に与えるダメージの少ないプロセスによって容易にフォトレジスト膜を除去することができる。
【０１０５】
［参考例］
参考例による半導体装置の製造方法について図２１乃至図２６を用いて説明する。図１乃至図２０に示す一実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１０６】
図２１乃至図２６は、本参考例による半導体装置の製造方法を示す工程断面図である。
【０１０７】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外に、マスクアライメント用のマークとして用いる溝１２を形成する。
【０１０８】
次いで、シリコン基板１０の全面に、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図２１（ａ））。
【０１０９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル２０及びＰ型高濃度不純物層２２を形成する。Ｐウェル２０及びＰ型高濃度不純物層２２は、例えば、ボロン又は弗化ボロン（ＢＦ２）を２重にイオン注入することにより形成する。
【０１１０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル２８及びＮ型高濃度不純物層３０を形成する（図２１（ｂ））。Ｎウェル２８及びＮ型高濃度不純物層３０は、例えば、リン又は砒素若しくはアンチモン（Ｓｂ）を２重にイオン注入することにより形成する。
【０１１１】
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
【０１１２】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
【０１１３】
次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２２（ａ））。
【０１１４】
次いで、ＳＴＩ法により、シリコン基板１０及びシリコン層４８に、素子分離絶縁膜５８を形成する（図２２（ｂ））。
【０１１５】
次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜６０ａとなるシリコン酸化膜６０を形成する（図２３（ａ））。
【０１１６】
次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を選択的に除去する（図２３（ｂ））。
【０１１７】
次いで、低電圧ＮＭＯＳトランジスタ領域１６及び低電圧ＰＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜６４ａとなるシリコン酸化膜６４を形成する（図２４（ａ））。
【０１１８】
次いで、全面に、ポリシリコン膜６６ａを形成する。
【０１１９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２のポリシリコン膜６６ａに、Ｎ型不純物を添加する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０のポリシリコン膜６６ａに、Ｐ型不純物を添加する（図２４（ｂ））。
【０１２０】
次いで、ポリシリコン膜６６ａをパターニングし、各トランジスタ形成領域に、ゲート電極６６を形成する。
【０１２１】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６に、エクステンション領域となるＮ型不純物層７２を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４に、エクステンション領域となるＰ型不純物層７４を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域３２に、ＬＤＤ領域となるＮ型不純物層６８を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域４０に、ＬＤＤ領域となるＰ型不純物層７０を形成する（図２５（ａ））。
【０１２２】
次いで、シリコン酸化膜を堆積して異方性エッチングし、ゲート電極６６の側壁部分に、サイドウォールスペーサ６８を形成する（図２５（ｂ））。
【０１２３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ソース／ドレイン領域となるＮ型不純物層７８を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ソース／ドレイン領域となるＰ型不純物層８０を形成する（図２６）。
【０１２４】
次いで、熱処理を行い、注入した不純物を活性化する。
【０１２５】
こうして、シリコン基板１０上に、低電圧ＮＭＯＳトランジスタと、低電圧ＰＭＯＳトランジスタと、高電圧ＮＭＯＳトランジスタと、高電圧ＰＭＯＳトランジスタを形成する。
【０１２６】
本参考例では、低電圧ＮＭＯＳトランジスタの高濃度不純物層２２をボロンにより形成しているが、ボロンは拡散定数が大きいため、その後の熱プロセスにおいてエピタキシャル層方向に拡散し、不純物の統計的揺らぎによる閾値電圧のばらつきの原因となる。不純物の統計的揺らぎによる閾値電圧のばらつきを抑制するためには、高濃度不純物層２２中のボロンがエピタキシャル層内に拡散するのを防止することが重要である。
【０１２７】
ボロンの拡散を防止する手法として、シリコン基板の表面を非晶質化した後に炭素及びボロンをイオン注入する方法がある。この方法によれば、ボロンの拡散を抑制することができ、許される熱処理の最大量を大きくできる。
【０１２８】
しかしながら、シリコン基板の非晶質化は、一般に、ゲルマニウムやシリコンのような重い元素を高濃度にイオン注入することにより行われる。ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜を形成し、これをマスクとして非晶質化のためのイオン注入並びに炭素及びボロンのイオン注入を行うと、非晶質化のために高濃度のイオン注入が必要なことに原因して、フォトレジスト膜が変質する。変質したフォトレジスト膜は、硫酸と過酸化水素水との混合液のような薬液を用いたウェットエッチングでは除去が困難になる。
【０１２９】
また、変質したフォトレジスト膜は、単純な酸素プラズマ処理によっても除去は難しく、例えば、ＣＦ４／Ｏ２プラズマ処理といった手段が必要となる。しかしながら、ＣＦ４／Ｏ２プラズマ処理を用いると、シリコン基板もエッチングされ、また、高エネルギーの酸素や炭素がシリコン基板内に打ち込まれてしまうという不具合もある。
【０１３０】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１３１】
例えば、上記実施形態では、Ｐ型高濃度不純物層２２を形成する際に、非晶質化のためにゲルマニウムをイオン注入しているが、非晶質化に用いるイオン種は、これに限定されるものではない。例えば、シリコン、アルゴン、キセノン等を用いるようにしてもよい。
【０１３２】
また、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。ＳＯＩ基板など、他の半導体基板を適用してもよい。
【０１３３】
また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、ＳｉＧｅ層やＳｉＣ層等の他の半導体層を適用してもよい。
【０１３４】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０１３５】
１０…シリコン基板
１２…溝
１４，５２，６０，６４…シリコン酸化膜
１６…低電圧ＮＭＯＳトランジスタ形成領域
１８，２６，３４，４２，５０，６２…フォトレジスト膜
２０，３６…Ｐウェル
２２…Ｐ型高濃度不純物層
２４…低電圧ＰＭＯＳトランジスタ形成領域
２８，４４…Ｎウェル
３０…Ｎ型高濃度不純物層
３２…高電圧ＮＭＯＳトランジスタ形成領域
３８，７０，７４…Ｐ型不純物層
４０…高電圧ＰＭＯＳトランジスタ形成領域
４６，６８，７２…Ｎ型不純物層
４８…シリコン層
５４…シリコン窒化膜
５６…素子分離溝
５８…素子分離絶縁膜
６０ａ，６４ａ…ゲート絶縁膜
６６ａ…ポリシリコン膜
６６…ゲート電極
７６…サイドウォールスペーサ
７８…Ｎ型不純物層（ソース／ドレイン領域）
８０…Ｐ型不純物層（ソース／ドレイン領域）
８４…金属シリサイド膜
８６…層間絶縁膜
８８…コンタクトプラグ
９０…配線
９２…アモルファス層
９４…結晶欠陥
１００…シリコン基板
１０２…ソース領域
１０４…ドレイン領域
１０６…チャネル領域
１０８…高濃度不純物層
１１０…シリコン層
１１２…ゲート絶縁膜
１１４…ゲート電極
【特許請求の範囲】
【請求項１】
半導体基板にイオン注入を行い、前記半導体基板の第１の領域及び第２の領域を非晶質化する工程と、
前記半導体基板の前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記半導体基板の前記第２の領域に、第２導電型の第２の不純物をイオン注入する工程と、
前記第１の不純物及び前記第２の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、それぞれ形成する工程と、
前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層の前記第１の領域上及び前記第２の領域上に、ゲート絶縁膜を成長する工程と、
前記第１の領域の前記ゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第ゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にイオン注入を行い、前記半導体基板の第１の領域、第２の領域、第３の領域、及び第４の領域を非晶質化する工程と、
前記半導体基板の前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記半導体基板の前記第２の領域に、第２導電型の第２の不純物をイオン注入する工程と、
前記半導体基板の前記第３の領域に、前記第１導電型の第３の不純物をイオン注入する工程と、
前記半導体基板の前記第４の領域に、前記第２導電型の第４の不純物をイオン注入する工程と、
前記第１の不純物、前記第２の不純物、前記第３の不純物、及び前記第４の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、前記第３の領域に第３の不純物層を、前記第４の領域に第４の不純物層を、それぞれ形成する工程と、
前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、及び前記第４の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層の前記第１の領域、前記第２の領域、前記第３の領域、及び前記第４の領域上に、第１のゲート絶縁膜を成長する工程と、
前記第１の領域及び前記第２の領域の前記第１のゲート絶縁膜を除去する工程と、
前記半導体層の前記第１の領域及び前記第２の領域上に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を成長する工程と、
前記第１の領域の前記第２のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第２のゲート絶縁膜上に第２のゲート電極を、前記第３の領域の前記第１のゲート絶縁膜上に第３のゲート電極を、前記第４の領域の前記第１のゲート絶縁膜上に第４のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記半導体基板を非晶質化する工程では、マスクを用いずに、前記半導体基板にイオン注入を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を非晶質化する工程では、前記半導体基板にゲルマニウム又はシリコンをイオン注入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程の後、前記第１の領域の前記半導体層及び前記半導体基板に前記第２導電型の第１のソース／ドレイン領域を形成する工程と、前記第２の領域の前記半導体層及び前記半導体基板に前記第１導電型の第２のソース／ドレイン領域を形成する工程とを更に有し、
前記半導体基板を非晶質化する工程では、前記半導体基板に形成される非晶質層の深さが前記第１のソース／ドレイン領域及び前記第２のソース／ドレイン領域よりも深くなるように、前記半導体基板を非晶質化する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物は、ボロン及び炭素を含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物は、砒素を含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後、前記半導体層を形成した前記半導体基板に素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板にイオン注入を行い、前記半導体基板の第１の領域及び第２の領域を非晶質化する工程と、
前記半導体基板の前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記半導体基板の前記第２の領域に、第２導電型の第２の不純物をイオン注入する工程と、
前記第１の不純物及び前記第２の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、それぞれ形成する工程と、
前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層の前記第１の領域上及び前記第２の領域上に、ゲート絶縁膜を成長する工程と、
前記第１の領域の前記ゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第ゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にイオン注入を行い、前記半導体基板の第１の領域、第２の領域、第３の領域、及び第４の領域を非晶質化する工程と、
前記半導体基板の前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記半導体基板の前記第２の領域に、第２導電型の第２の不純物をイオン注入する工程と、
前記半導体基板の前記第３の領域に、前記第１導電型の第３の不純物をイオン注入する工程と、
前記半導体基板の前記第４の領域に、前記第２導電型の第４の不純物をイオン注入する工程と、
前記第１の不純物、前記第２の不純物、前記第３の不純物、及び前記第４の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、前記第３の領域に第３の不純物層を、前記第４の領域に第４の不純物層を、それぞれ形成する工程と、
前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、及び前記第４の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層の前記第１の領域、前記第２の領域、前記第３の領域、及び前記第４の領域上に、第１のゲート絶縁膜を成長する工程と、
前記第１の領域及び前記第２の領域の前記第１のゲート絶縁膜を除去する工程と、
前記半導体層の前記第１の領域及び前記第２の領域上に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を成長する工程と、
前記第１の領域の前記第２のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第２のゲート絶縁膜上に第２のゲート電極を、前記第３の領域の前記第１のゲート絶縁膜上に第３のゲート電極を、前記第４の領域の前記第１のゲート絶縁膜上に第４のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記半導体基板を非晶質化する工程では、マスクを用いずに、前記半導体基板にイオン注入を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を非晶質化する工程では、前記半導体基板にゲルマニウム又はシリコンをイオン注入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程の後、前記第１の領域の前記半導体層及び前記半導体基板に前記第２導電型の第１のソース／ドレイン領域を形成する工程と、前記第２の領域の前記半導体層及び前記半導体基板に前記第１導電型の第２のソース／ドレイン領域を形成する工程とを更に有し、
前記半導体基板を非晶質化する工程では、前記半導体基板に形成される非晶質層の深さが前記第１のソース／ドレイン領域及び前記第２のソース／ドレイン領域よりも深くなるように、前記半導体基板を非晶質化する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物は、ボロン及び炭素を含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物は、砒素を含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後、前記半導体層を形成した前記半導体基板に素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−７９７４４（Ｐ２０１２−７９７４４Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２０７７５（Ｐ２０１０−２２０７７５）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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