半導体装置の製造方法

【課題】異なる積層構造を有する異なる導電型のトランジスタにおいて、ゲート電極における形状不良の抑制を図る。
【解決手段】半導体装置の製造方法は、第１導電型のＭＩＳＦＥＴを有する第１領域及び第２導電型のＭＩＳＦＥＴを有する第２領域における半導体基板１上に、ゲート絶縁膜３を形成する工程と、前記第１領域における前記ゲート絶縁膜上に、第１金属材料層４を形成する工程と、前記第１領域における前記第１金属材料層上及び前記第２領域における前記ゲート絶縁膜上に、第２金属材料層７からなる第２ゲート電極７ａ及び７ｂをそれぞれ形成する工程と、前記第１領域及び前記第２領域における前記第２ゲート電極の側面に、第１側壁絶縁膜１１ａ及び１１ｂをそれぞれ形成する工程と、前記第１側壁絶縁膜をマスクとして、前記第１領域における前記第１金属材料層を加工して第１ゲート電極４ａを形成する工程と、を具備する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる積層構造を有する異なる導電型のトランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
高誘電体材料を含むゲート絶縁膜と金属材料を含む材料からなるゲート電極（メタルゲート）とを使用したＣＭＩＳＦＥＴを搭載した半導体装置がある。メタルゲートを使用する半導体装置においては、ゲートの空乏化の改善、高誘電体材料によるリーク電流の低減などの利点があるが、課題は所望の閾値電圧を得るための仕事関数の最適化である。
【０００３】
閾値電圧を低減するためには、仕事関数をシリコンのバンドエッジの近傍にあわせこむ必要がある。これを実現するために、材料による仕事関数の違いを利用し、ＮＦＥＴとＰＦＥＴでゲート電極材料を使い分ける方法がある（例えば、特許文献１参照。）。さらに、数ｎｍから数十ｎｍの厚さのゲート絶縁膜の上部又は下部に金属を含む薄い（十分の数ｎｍ〜数ｎｍ）キャップ膜を挿入することで、仕事関数を制御する方法を組み合わせることもある。この場合、ゲート電極材料を加工する際に、ＮＦＥＴとＰＦＥＴとで異なる材料を同時にＲＩＥ技術によって加工する必要性が生じる。この場合、ＲＩＥによるエッチングレートがＮＦＥＴ材料とＰＦＥＴ材料で異なるため、ＮＦＥＴゲートとＰＦＥＴゲートとを同じ形状に仕上げることが困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３３９２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、異なる積層構造を有する異なる導電型のトランジスタにおいて、ゲート電極における形状不良の抑制を図る半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一視点による半導体装置の製造方法は、第１導電型のＭＩＳＦＥＴを有する第１領域及び第２導電型のＭＩＳＦＥＴを有する第２領域における半導体基板上に、ゲート絶縁膜を形成する工程と、前記第１領域における前記ゲート絶縁膜上に、第１金属材料層を形成する工程と、前記第１領域における前記第１金属材料層上及び前記第２領域における前記ゲート絶縁膜上に、第２金属材料層からなる第２ゲート電極をそれぞれ形成する工程と、前記第１領域及び前記第２領域における前記第２ゲート電極の側面に、第１側壁絶縁膜をそれぞれ形成する工程と、前記第１側壁絶縁膜をマスクとして、前記第１領域における前記第１金属材料層を加工して第１ゲート電極を形成する工程と、を具備する。
【発明の効果】
【０００７】
本発明によれば、異なる積層構造を有する異なる導電型のトランジスタにおいて、ゲート電極における形状不良の抑制を図る半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図２】図１に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の一実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図２に続く、本発明の一実施形態に係る他の半導体装置の製造工程を示す断面図。
【図１６】図３に続く、本発明の一実施形態に係る他の半導体装置の製造工程を示す断面図。
【図１７】本発明の一実施形態に関連する半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。ここでは、高誘電体材料を含むゲート絶縁膜と金属材料を含むゲート電極とを使用したＣＭＩＳＦＥＴを搭載した半導体装置を例に取る。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［製造方法］
以下に、本実施形態に係る半導体装置の製造方法について説明する。図１乃至図１６は、本実施形態に係る半導体装置の製造工程を示す断面図である。尚、ここでは、Ｐチャネル型ＭＩＳＦＥＴ（ＰＦＥＴ）におけるゲート構造は下部に第１金属材料、上部に第２金属材料を積層した２層構造とし、Ｎチャネル型ＭＩＳＦＥＴ（ＮＦＥＴ）におけるゲート構造は第２金属材料からなる１層構造とする例について説明する。
【００１１】
まず、図１に示すように、シリコン基板１内に素子分離領域２が形成される。この素子分離領域２により、シリコン基板１は、ＰＦＥＴが形成される第１領域（ＰＦＥＴ領域）とＮＦＥＴが形成される第２領域（ＮＦＥＴ領域）とに区切られる。
【００１２】
次に、図２に示すように、ＰＦＥＴ領域及びＮＦＥＴ領域におけるシリコン基板１及び素子分離領域２上に、高誘電体材料（例えば、ＨｆＳｉＯＮ膜）を含むゲート絶縁膜３が形成される。このゲート絶縁膜３の膜厚は、例えば２ｎｍ程度である。
【００１３】
次に、ＰＦＥＴ領域及びＮＦＥＴ領域におけるゲート絶縁膜３上に、金属材料（例えば、Ｗ膜）を含む第１金属材料層４が形成される。この第１金属材料層４には、ＰＦＥＴに適したゲート電極材料が用いられる。第１金属材料層４の膜厚は、例えば７ｎｍ程度である。
【００１４】
次に、図３に示すように、ＰＦＥＴ領域における第１金属材料層４上に、リソグラフィを用いてフォトレジストパターン５が形成される。このフォトレジストパターン５は、ＰＦＥＴ領域全体を覆うように形成される。その後、フォトレジストパターン５をマスクとして、エッチングにより、ＮＦＥＴ領域における第１金属材料層４が除去される。これにより、ＮＦＥＴ領域におけるゲート絶縁膜３が露出され、第１金属材料層４はＰＦＥＴ領域にのみ残存する。すなわち、ＰＦＥＴ領域に選択的に第１金属材料層４が形成される。次に、図４に示すように、フォトレジストパターン５が除去された後、ＰＦＥＴ領域における第１金属材料層４上及びＮＦＥＴ領域におけるゲート絶縁膜３上に、金属材料（例えば、ＴｉＮ膜）を含む第２金属材料層７が形成される。この第２金属材料層７には、ＮＦＥＴに適した電極材料が用いられる。第２金属材料層７の膜厚は、例えば７ｎｍ程度である。
【００１５】
次に、図５に示すように、ＰＦＥＴ領域及びＮＦＥＴ領域における第２金属材料層７上に、ポリシリコン膜９が形成される。このポリシリコン膜９の膜厚は、例えば６０ｎｍ程度である。尚、ＰＦＥＴ領域及びＮＦＥＴ領域における第２金属材料層７上には、ポリシリコン膜９以外の材料からなる層を形成してもよい。
【００１６】
次に、図６に示すように、ＰＦＥＴ領域及びＮＦＥＴ領域におけるポリシリコン膜９上に、リソグラフィ技術によりフォトレジストパターン１０ａ及び１０ｂが形成される。このフォトレジストパターン１０ａ及び１０ｂは、以下の工程でゲート電極のパターニングのために用いられる。このため、フォトレジストパターン１０ａ及び１０ｂは、後に形成されるゲート電極の寸法に合わせて形成される。
【００１７】
次に、図７に示すように、フォトレジストパターン１０ａ及び１０ｂをマスクとして、ＲＩＥ技術により、ＰＦＥＴ領域及びＮＦＥＴ領域におけるポリシリコン膜９が加工され、ポリシリコン膜パターン９ａ及び９ｂが形成される。さらに、フォトレジストパターン１０ａ及び１０ｂをマスクとして、ＰＦＥＴ領域及びＮＦＥＴ領域における第２金属材料層７が加工され、第２ゲート電極７ａ及び７ｂが形成される。この工程において、ＰＦＥＴ領域及びＮＦＥＴ領域における各膜は、同じガス種を用いて、同じ構造をエッチングしているので、均一な構造が形成される。これにより、ＰＦＥＴ領域における第１金属材料層４及びＮＦＥＴ領域におけるゲート絶縁膜３はエッチングされず、残存して露出される。
【００１８】
次に、図８に示すように、フォトレジストパターン１０ａ及び１０ｂが除去された後、ＰＦＥＴ領域及びＮＦＥＴ領域の全面に、例えばシリコンナイトライド（ＳｉＮ）膜で構成される第１絶縁膜１１が形成される。すなわち、ＰＦＥＴ領域においては、第１金属材料層４上、第２ゲート電極７ａ側面、ポリシリコン膜パターン９ａ上及び側面に、第１絶縁膜１１が形成される。また、ＮＦＥＴ領域においては、ゲート絶縁膜３上、第２ゲート電極７ｂ側面、ポリシリコン膜パターン９ｂ上及び側面に、第１絶縁膜１１が形成される。この第１絶縁膜１１の膜厚は、例えば４ｎｍである。
【００１９】
次に、図９に示すように、異方性エッチング（例えば、ＲＩＥ）により、ＰＦＥＴ領域及びＮＦＥＴ領域における第１絶縁膜１１が加工される。これにより、第２ゲート電極７ａ及び７ｂ側面、ポリシリコン膜パターン９ａ及び９ｂ側面に、第１側壁絶縁膜１１ａ及び１１ｂが形成される。その後、第１側壁絶縁膜１１ａをマスクとして、異方性エッチングにより、ＰＦＥＴ領域における第１金属材料層４が所望のパターンに加工され、第１ゲート電極４ａが形成される。さらに、異方性エッチングにより、ＰＦＥＴ領域及びＮＦＥＴ領域におけるゲート絶縁膜３が加工され、ゲート絶縁膜３ａ及び３ｂが形成される。これら第１ゲート電極４ａ、ゲート絶縁膜３ａ及び３ｂの側面は、第１側壁絶縁膜１１ａ及び１１ｂで覆われず、露出している。この工程における異方性エッチングでは、加工される第１絶縁膜１１、第１金属材料層４及びゲート絶縁膜３の材料に応じて、ガス種を適宜変更している。このようにして、本実施形態におけるゲート電極が完成する。
【００２０】
ここで、ＭＩＳＦＥＴにおいて、閾値の制御に寄与するのは、ゲート絶縁膜３ａ及び３ｂに接する電極材料の仕事関数である。従って、閾値の制御に寄与するのは、ＰＦＥＴ領域においては第１ゲート電極４ａを構成するＷ膜であり、ＮＦＥＴ領域においては第２ゲート電極７ｂを構成するＴｉＮ膜である。このため、ＰＦＥＴ領域において、ゲート電極が第１ゲート電極４ａと第２ゲート電極７ａとの積層構造であっても、閾値の制御に第２ゲート電極７ａによる影響はない。
【００２１】
次に、図１０に示すように、ＰＦＥＴ領域全面に、リソグラフィを用いてフォトレジストパターン１２が形成される。これにより、ＰＦＥＴ領域全面がフォトレジストパターン１２で覆われる。その後、ＮＦＥＴ領域におけるシリコン基板１内に、例えばＡｓイオンが注入され、第１イオン注入層１３が形成される。
【００２２】
次に、図１１に示すように、フォトレジストパターン１２が除去された後、ＰＦＥＴ領域及びＮＦＥＴ領域の全面に、例えばＳｉＮ膜で構成される第２絶縁膜１４が形成される。この第２絶縁膜１４の膜厚は、例えば４ｎｍである。
【００２３】
次に、図１２に示すように、異方性エッチングにより、ＰＦＥＴ領域及びＮＦＥＴ領域における第２絶縁膜１４が加工される。これにより、ＰＦＥＴ領域におけるゲート絶縁膜３ａ側面、第１ゲート電極４ａ側面及び第１側壁絶縁膜１１ａ側面、ＮＦＥＴ領域におけるゲート絶縁膜３ｂ側面及び第１側壁絶縁膜１１ｂ側面に、第２側壁絶縁膜１４ａ及び１４ｂが形成される。
【００２４】
次に、図１３に示すように、ＮＦＥＴ領域全面に、リソグラフィを用いてフォトレジストパターン１５が形成される。これにより、ＮＦＥＴ領域全面がフォトレジストパターン１５で覆われる。その後、ＰＦＥＴ領域におけるシリコン基板１内に、例えばＢイオンが注入され、第２イオン注入層１６が形成される。
【００２５】
次に、図１４に示すように、フォトレジストパターン１５が除去された後、第１イオン注入層１３及び第２イオン注入層１６に、アニールが行われる。これにより、第１イオン注入層１３及び第２イオン注入層１６の不純物が活性化され、第１ソース・ドレイン拡散層１３’及び第２ソース・ドレイン拡散層１６’が形成される。その後、ポリシリコン膜パターン９ａ及び９ｂ、第１ソース・ドレイン拡散層１３’及び第２ソース・ドレイン拡散層１６’上に、例えばニッケルシリサイド（ＮｉＳｉ）からなる高融点金属膜（図示せず）が形成される。これにより、ゲート電極の抵抗を下げることができる。
【００２６】
尚、図１５に示すように、ＰＦＥＴ領域におけるゲート絶縁膜３と第１金属材料層４との間に、例えば、スパッタ法によりＡｌ膜を含む第１キャップ膜６が形成されてもよい。この第１キャップ膜６は、ＰＦＥＴに適した材料が用いられ、例えば０．５ｎｍ程度の膜厚を有する。このような第１キャップ膜６は、次のように形成される。まず、ゲート絶縁膜３が形成された後、ゲート絶縁膜３上全面に第１キャップ膜６が形成され、この第１キャップ膜６上に第１金属材料層４が形成される。その後、上述したように、ＮＦＥＴ領域における第１金属材料層４が除去される際に、第１キャップ膜６も同時に除去される。この第１キャップ膜６の材料は、後の熱工程等において、ＰＦＥＴ領域におけるゲート絶縁膜３と反応し、ゲート絶縁膜３内に拡散される。これにより、ＰＦＥＴにおいて、より望ましい閾値電圧を得ることができる。尚、第１キャップ膜６は、ゲート絶縁膜３と接していればよく、ゲート絶縁膜３下に形成されてもよい。すなわち、第１キャップ膜６は、ＰＦＥＴ領域におけるゲート絶縁膜３とシリコン基板１との間に形成されてもよい。
【００２７】
また、図１６に示すように、ＮＦＥＴ領域におけるゲート絶縁膜３と第２金属材料層７との間及びＰＦＥＴ領域における第１金属材料層４と第２金属材料層７との間に、例えば、スパッタ法によりＬａ膜を含む第２キャップ膜８が形成されてもよい。この第２キャップ膜８は、ＮＦＥＴに適した材料が用いられ、例えば０．５ｎｍ程度の膜厚を有する。このような第２キャップ膜８は、次のように形成される。まず、ＰＦＥＴ領域に第１金属材料層４が選択的に形成された後に、ＰＦＥＴ領域における第１金属材料層４上及びＮＦＥＴ領域におけるゲート絶縁膜３上に第２キャップ膜８が形成され、この第２キャップ膜８全面に第２金属材料層７が形成される。この第２キャップ膜８の材料は、後の熱工程等において、ＮＦＥＴ領域におけるゲート絶縁膜３と反応し、ゲート絶縁膜３内に拡散される。これにより、ＮＦＥＴにおいて、より望ましい閾値電圧を得ることができる。尚、図１６において、ＰＦＥＴ領域における第１金属材料層４と第２金属材料層７との間の第２キャップ膜８は無くすことも可能である。また、第２キャップ膜８は、ゲート絶縁膜３と接していればよく、ゲート絶縁膜３下に形成されてもよい。すなわち、第２キャップ膜８は、ＮＦＥＴ領域におけるゲート絶縁膜３とシリコン基板１との間に形成されてもよい。
【００２８】
また、本実施形態においては、ＰＦＥＴ領域のゲート電極材料が先に選択的に形成されてからＮＦＥＴ領域のゲート電極材料が形成されているが、この順番は逆でもよい。すなわち、図２においてＰＦＥＴ領域及びＮＦＥＴ領域におけるゲート絶縁膜３上に第２金属材料層７が形成され、図３においてＰＦＥＴ領域における第２金属材料層７が除去され、その後、図４においてＰＦＥＴ領域におけるゲート絶縁膜３上及びＮＦＥＴ領域における第２金属材料層７上に第１金属材料層４が形成されてもよい。
【００２９】
［材料］
本実施形態におけるゲート絶縁膜３、第１金属材料層４、第２金属材料層７、第１キャップ膜６及び第２キャップ膜８は、以下の材料を用いることも可能である。
【００３０】
ゲート絶縁膜３は、ＨｆＳｉＯＮ膜に限らず、高誘電体材料を含む膜であればよい。高誘電体材料を含む膜としては、例えば、ＨｆＯ膜、ＨｆＯＮ膜、ＺｒＯ膜、ＺｒＯＮ膜、ＨｆＳｉＯ膜、ＺｒＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨｆＺｒＯ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＳｉＯ膜、ＨｆＺｒＳｉＯＮ膜、ＨｆＡｌＳｉＯＮ膜、ＺｒＡｌＳｉＯＮ膜及びこれらの積層膜等があげられる。一般的に、ゲート絶縁膜３は、少なくとも金属及び酸素を主成分として含有する絶縁膜であればよい。
【００３１】
第１金属材料層４及び第２金属材料層７は、それぞれ、Ｗ膜及びＴｉＮ膜に限らず、金属材料を含む膜であればよい。金属材料を含む膜としては、例えば、Ｒｕ膜、ＲｕＯ膜、ＮｉＳｉ膜、Ｐｔ膜、ＴａＣ膜、ＴａＮ膜、Ｍｏ膜、ＷＮ膜、ＰｔＳｉ膜等があげられる。
【００３２】
第１キャップ膜６及び第２キャップ膜８は、それぞれ、Ａｌ膜及びＬａ膜に限らず、例えば、Ｌａ、Ａｌ、Ｓｃ、Ｓｒ、Ｅｒ、Ｍｎ、Ｍｇ、Ｔｂ、Ｙｂ、Ｙ、Ｄｙ、Ｐｔ、Ｗ、Ｒｕ、Ｔａ、Ｃ等の材料の少なくとも一つを含む膜であればよい。
【００３３】
尚、上述したように、ＰＦＥＴ領域における第１ゲート電極４ａ及びＮＦＥＴ領域における第２ゲート電極７ｂには、ＰＦＥＴ領域及びＮＦＥＴ領域に適した仕事関数を有する材料がそれぞれ用いられる。これら第１ゲート電極４ａ及び第２ゲート電極７ｂに用いられる材料は、同じであっても材料の構成比を変えればよい。
【００３４】
［構造］
図１４を用いて、上述した製造方法により形成された本実施形態のＣＭＩＳＦＥＴの構造について説明する。
【００３５】
本実施形態のＣＭＩＳＦＥＴにおいて、ＰＦＥＴにおけるゲート構造は第１金属材料層４及び第２金属材料層７からなる２層構造であり、ＮＦＥＴにおけるゲート構造は第２金属材料からなる１層構造となっている。
【００３６】
すなわち、ＰＦＥＴ領域においては、シリコン基板１上にゲート絶縁膜３ａが形成され、このゲート絶縁膜３ａ上に第１ゲート電極４ａ（第１金属材料層４）及び第２ゲート電極７ａ（第２金属材料層７）が積層されている。第２ゲート電極７ａ上にはポリシリコン膜パターン９ａが形成されている。ポリシリコン膜パターン９ａ及び第２ゲート電極７ａの側面には第１側壁絶縁膜１１ａが形成され、第１側壁絶縁膜１１ａ、第１ゲート電極４ａ及びゲート絶縁膜３ａの側面には第２側壁絶縁膜１４ａが形成されている。
【００３７】
一方、ＮＦＥＴ領域においては、シリコン基板１上にゲート絶縁膜３ｂが形成され、このゲート絶縁膜３ｂ上に第２ゲート電極７ｂ（第２金属材料層７）が形成されている。第２ゲート電極７ｂ上にはポリシリコン膜パターン９ｂが形成されている。ポリシリコン膜パターン９ｂ及び第２ゲート電極７ｂの側面には第１側壁絶縁膜１１ｂが形成され、第１側壁絶縁膜１１ｂ及びゲート絶縁膜３ｂの側面には第２側壁絶縁膜１４ｂが形成されている。
【００３８】
ここで、ＮＦＥＴのゲート構造では、第２ゲート電極７ｂ及びポリシリコン膜パターン９ｂのゲート長方向の幅は全て同じある。これに対し、ＰＦＥＴのゲート構造では、第１ゲート電極４ａのゲート長方向の幅が第２ゲート電極７ａ及びポリシリコン膜パターン９ａのゲート長方向の幅より長くなっている。すなわち、第１ゲート電極４ａのゲート長方向の幅は、第２ゲート電極７ａ及びポリシリコン膜パターン９ａのゲート長方向の幅と両側の第１側壁絶縁膜１１ａのゲート長方向の幅とを足し合わせた長さになっており、ゲート絶縁膜３ａのゲート長方向の幅と同じである。
【００３９】
また、本実施形態のＣＭＩＳＦＥＴにおけるゲート長の寸法は、ＰＦＥＴにおいては第１ゲート電極４ａの幅で規定され、ＮＦＥＴにおいては第２ゲート電極７ｂの幅で規定されている。図１４の場合、このゲート長の寸法、すなわちＭＩＳＦＥＴのチャネル部の寸法は、ＰＦＥＴの寸法ＡのほうがＮＦＥＴの寸法Ｂよりも大きくなる。この寸法Ａと寸法Ｂとは、第２ゲート電極７ａ及び７ｂの寸法が同じ場合、両側の第２側壁絶縁膜１４ａの膜厚分、例えば４ｎｍ×２＝８ｎｍだけ異なる。しかし、寸法Ａと寸法Ｂとは、同一にそろえることも可能である。つまり、第２金属材料層７がＲＩＥによりエッチングされ、第２ゲート電極７ａ及び７ｂが形成された時（図７）に、ＰＦＥＴ領域の第２ゲート電極７ａの寸法がＮＦＥＴ領域第２ゲート電極７ｂの寸法よりも８ｎｍ小さくなるようにすればよい。すなわち、あらかじめリソグラフィの際（図６）、ＰＦＥＴ領域のフォトレジストパターン１０ａの寸法が、ＮＦＥＴ領域のフォトレジストパターン１０ｂの寸法よりも８ｎｍ小さくなるように調整しておけばよい。
【００４０】
［効果］
上記本実施形態によれば、ＰＦＥＴ領域におけるゲート構造が第１金属材料層４及び第２金属材料層７の２層構造であり、ＮＦＥＴ領域におけるゲート構造が第２金属材料層７の１層構造である場合、ＰＦＥＴ領域における第１金属材料層４は、第２金属材料層７と同時に加工されず、第１側壁絶縁膜１１ａ及び１１ｂが形成された後にこれをマスクとして加工される。これにより、本実施形態では、ゲート電極の形状不良の抑制を図っている。
【００４１】
つまり、図１７に示すように、ＰＦＥＴ領域におけるポリシリコン膜９、第２金属材料層７及び第１金属材料層４とＮＦＥＴ領域におけるポリシリコン膜９及び第２金属材料層７との異なるゲート構造が同時に加工された場合、ゲート電極の形状不良といった問題が生じる。
【００４２】
すなわち、ＰＦＥＴ領域及びＮＦＥＴ領域における異なるゲート構造が同時に加工されると、ポリシリコン膜パターン９ａ’及び９ｂ’、第２ゲート電極７ａ’及び７ｂ’が形成された後、ＰＦＥＴ領域における第１金属材料層４がＲＩＥ技術により加工され、第１ゲート電極４ａ’が形成される。この場合、ＰＦＥＴ領域における第１金属材料層４がエッチングされる間、ＮＦＥＴ領域におけるポリシリコン膜パターン９ｂ’及び第２ゲート電極７ｂ’は、第１金属材料層４をエッチングするプラズマ雰囲気に晒され、金属材料からなら第２ゲート電極７ｂ’は横方向にエッチバックされてしまう。これにより、ＮＦＥＴ領域におけるゲート電極において、サイドエッチングなどによる形状不良が発生してしまう。このように、形状不良を起こすとプロセスの安定性が失われ、製造毎に特性のバラツキが生じ、所望の特性が得られない。
【００４３】
そこで、本実施形態においては、ＰＦＥＴ領域におけるポリシリコン膜９及び第２金属材料層７とＮＦＥＴ領域におけるポリシリコン膜９及び第２金属材料層７とが同時に加工された後に、続けてＰＦＥＴ領域における第１金属材料層４は加工されない。つまり、第２ゲート電極７ａ及び７ｂの側面に第１側壁絶縁膜１１ａ及び１１ｂが形成された後、この第１側壁絶縁膜１１ａ及び１１ｂをマスクとしてＰＦＥＴ領域における第１金属材料層４が加工されて第１ゲート電極４ａが形成される（図９）。
【００４４】
このように、ＰＦＥＴ領域にのみ形成されている第１金属材料層４がエッチング加工される際、ＮＦＥＴ領域における第２ゲート電極７ｂ及びポリシリコン膜パターン９ｂの側面は、第１側壁絶縁膜１１ｂで覆われている。これにより、第２ゲート電極７ｂ及びポリシリコン膜パターン９ｂが、第１金属材料層４をエッチングする際のプラズマ雰囲気に晒されることがなくなる。従って、第２ゲート電極７ｂ及びポリシリコン膜パターン９ｂが横方向に過剰にエッチングされることを防ぎ、ゲート電極の形状不良を抑制することができる。
【００４５】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４６】
１…シリコン基板、２…素子分離領域、３…ゲート絶縁膜、４…第１金属材料層、４ａ，４ａ’…第１ゲート電極、５，１２，１５，１０ａ，１０ｂ…フォトレジストパターン、６…第１キャップ膜、７…第２金属材料層、７ａ，７ｂ，７ａ’，７ｂ’…第２ゲート電極、８…第２キャップ膜、９…ポリシリコン膜、９ａ，９ｂ，９ａ’，９ｂ’…ポリシリコン膜パターン、１１…第１絶縁膜、１１ａ，１１ｂ…第１側壁絶縁膜、１３…第１イオン注入層、１３’…第１ソース・ドレイン拡散層、１４…第２絶縁膜、１４ａ，１４ｂ…第２側壁絶縁膜、１６…第２イオン注入層、１６’…第２ソース・ドレイン拡散層。

【特許請求の範囲】
【請求項１】
第１導電型のＭＩＳＦＥＴを有する第１領域及び第２導電型のＭＩＳＦＥＴを有する第２領域における半導体基板上に、ゲート絶縁膜を形成する工程と、
前記第１領域における前記ゲート絶縁膜上に、第１金属材料層を形成する工程と、
前記第１領域における前記第１金属材料層上及び前記第２領域における前記ゲート絶縁膜上に、第２金属材料層からなる第２ゲート電極をそれぞれ形成する工程と、
前記第１領域及び前記第２領域における前記第２ゲート電極の側面に、第１側壁絶縁膜をそれぞれ形成する工程と、
前記第１側壁絶縁膜をマスクとして、前記第１領域における前記第１金属材料層を加工して第１ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を形成した後に、前記第１領域における前記ゲート絶縁膜上に、前記ゲート絶縁膜に接するように第１キャップ膜を形成する工程をさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１金属材料層を形成した後に、前記第２領域における前記ゲート絶縁膜上に、前記ゲート絶縁膜に接するように第２キャップ膜を形成する工程をさらに具備することを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１ゲート電極を形成した後、前記第１側壁絶縁膜をマスクとして、前記第２領域における前記半導体基板内に第１イオン注入層を形成する工程と、
前記第１領域における前記ゲート絶縁膜、前記第１ゲート電極及び前記第１側壁絶縁膜の側面、前記第２領域における前記ゲート絶縁膜及び前記第１側壁絶縁膜の側面に第２側壁絶縁膜を形成する工程と、
前記第２側壁絶縁膜をマスクとして、前記第１領域における前記半導体基板内に第２イオン注入層を形成する工程と、
をさらに具備することを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置の製造方法。

【図１】