【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する。酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に読み出すことが可能である。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】同一基板上に酸化物半導体を用いたオフセットトランジスタとオフセットでないトランジスタを形成する。
【解決手段】酸化物半導体層２０２とゲート絶縁物２０３とゲート配線となる第１層配線２０４ａ、第１層配線２０４ｂを形成する。その後、オフセットトランジスタをレジスト２０６で覆い、酸化物半導体層に不純物を導入し、Ｎ型酸化物半導体領域２０７を形成する。その後、第２層配線２０９ａ、第２層配線２０９ｂ、第２層配線２０９ｃを形成する。以上の工程により、オフセットトランジスタとそうでないトランジスタ（アラインドトランジスタ等）を形成することができる。 （もっと読む）

【課題】 短チャンネル効果が抑制され、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかり得る化合物半導体装置を製造する。
【解決手段】 ＩｎＧａＡｓをチャネルに用いた化合物半導体装置の製造方法であって、基板上のＩｎＧａＡｓ層１０上に、ゲート絶縁膜１１を介してゲート電極１２を形成した後、ゲート電極１２の両側に露出するＩｎＧａＡｓ層１０上に、厚さ５．５ｎｍ以下のＮｉ膜１４を形成する。次いで、２５０℃以下の温度で熱処理を施すことにより、Ｎｉ膜１４とＩｎＧａＡｓ層１０とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層１５を形成する。 （もっと読む）

【課題】スタンバイ状態からの復帰後、電圧制御発振器に入力される電圧信号が短時間で一定となる、消費電力の低減された位相同期回路を提供することを課題とする。
【解決手段】電圧制御発振器の入力端子とループフィルタを構成する容量素子の間に、酸化物半導体材料を用いて半導体層を形成したトランジスタを設け、通常動作状態の時には当該トランジスタをオン状態に、スタンバイ状態の時には当該トランジスタをオフ状態とする。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）

【課題】導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。 （もっと読む）

【課題】高速動作、低消費電力である半導体装置の提供。
【解決手段】結晶性のシリコンをチャネル形成領域に有する第１のトランジスタを用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子である第２のトランジスタとを有する。第２のトランジスタは第１のトランジスタを覆う絶縁膜上に位置する。第１及び第２のトランジスタは、ソース電極又はドレイン電極を共有している。上記絶縁膜は、加熱により一部の酸素が脱離する第１の酸化絶縁膜と、酸素の拡散を防ぎ、なおかつ当該第１の酸化絶縁膜の周囲に設けられた第２の酸化絶縁膜とを有し、第２のトランジスタが有する酸化物半導体膜は、上記第１の酸化絶縁膜に接し、かつチャネル形成領域である第１の領域と、第１の領域を挟み、第１及び第２の酸化絶縁膜に接する一対の第２の領域とを有する半導体装置。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】待機電力を十分に低減した新たな半導体装置を提供することを目的の一とする。
【解決手段】第１の電源端子と、第２の電源端子と、酸化物半導体材料を用いたスイッチ
ングトランジスタと、集積回路と、を有し、前記第１の電源端子と、前記スイッチングト
ランジスタのソース端子またはドレイン端子の一方は電気的に接続し、前記スイッチング
トランジスタのソース端子またはドレイン端子の他方と、前記集積回路の端子の一は電気
的に接続し、前記集積回路の端子の他の一と、前記第２の電源端子は電気的に接続した半
導体装置である。 （もっと読む）

【課題】動作速度の低下を抑制しつつ、消費電力を低減する。
【解決手段】第１の半導体領域の上に絶縁領域を有し、且つ絶縁領域の上に第２の半導体領域を有する基板に設けられた第１の電界効果トランジスタと、基板の上に設けられた絶縁層と、絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、第１の電界効果トランジスタの閾値電圧を制御するための電圧が供給される制御端子と、を備える。 （もっと読む）

【課題】縦型トランジスタの特性にばらつきが生じることを抑制する。
【解決手段】半導体基板１００には縦型ＭＯＳトランジスタ２０が形成されている。半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。 （もっと読む）

【課題】電源をオフしてもデータを保持することができ、退避動作と復帰動作が不要なレジスタ回路を提供する。
【解決手段】複数のレジスタ構成回路と、オフ電流が小さい第１のトランジスタと、オフ電流が小さい第２のトランジスタと、を有するレジスタ回路において、データ保持部を前記第１のトランジスタのソース及びドレインの一方に接続し、前記第２のトランジスタのソース及びドレインの一方に接続する。前記第１のトランジスタ及び前記第２のトランジスタはオフ電流が小さいので、データ保持部の電荷がリークせず、レジスタ回路の電源をオフしてもデータ保持部にデータが保持される。そのため、退避動作と復帰動作を行わなくてよい。 （もっと読む）

【課題】半導体集積回路における消費電力を低減すること。また、半導体集積回路における動作の遅延を低減すること。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、配線数を削減することによって高集積化が図られた半導体装置を提供することを目的とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減し、単位面積あたりの記憶容量を増加させる。 （もっと読む）

【課題】トランジスタが仮にディプレッション型である場合でも、安定して動作することができる半導体装置を提供する。
【解決手段】開示する発明の一態様の半導体装置は、第１の電位を第１の配線に供給する機能を有する第１のトランジスタと、第２の電位を第１の配線に供給する機能を有する第２のトランジスタと、第１のトランジスタのゲートに第１のトランジスタがオンをオンにするための第３の電位を供給した後、第３の電位の供給を止める機能を有する第３のトランジスタと、第２の電位を第１のトランジスタのゲートに供給する機能を有する第４のトランジスタと、第１の信号にオフセットを施した第２の信号を生成する機能を有する第１の回路と、を有し、第４のトランジスタのゲートには、第２の信号が入力され、第２の信号の最小値は、第２の電位未満の値である。 （もっと読む）

【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）