【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）

【課題】周辺の回路構成を複雑にすることなく、繰り返しのデータの書き込みの際の劣化を低減することが可能な、不揮発性スイッチとして用いる半導体装置を提供する。
【解決手段】電源電圧が停止しても導通状態に関するデータの保持を、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタに接続されたデータ保持部で行う構成とする。そしてデータ保持部は、ダーリントン接続された電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路における、電界効果トランジスタのゲートに接続することでデータ保持部の電荷をリークすることなく、導通状態を制御する。 （もっと読む）

【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する。
【解決手段】トランジスタに、インジウム、スズ、亜鉛およびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む酸化物半導体膜を用いる。該酸化物半導体膜は、基板加熱しつつ成膜する。また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により酸化物半導体膜へ酸素が供給され、キャリア発生源となる酸素欠損を限りなく低減する。また、トランジスタの作製工程において、酸化物半導体膜を高純度化し、水素濃度を極めて低くする。 （もっと読む）

【課題】ノイズおよび抵抗バラツキが小さな拡散抵抗の製造方法を提供することを目的とする。
【解決手段】半導体基板の表面付近にｐ型拡散層１１４を形成する工程と、拡散抵抗体となるｐ型拡散層１１４の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護するカバー膜１２５を形成する工程と、カバー膜１２５を形成する工程の後、カバー膜１２５の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で拡散抵抗体のコンタクト部となるｐ型拡散層１１６を形成する工程とを含む。 （もっと読む）

【課題】開示する発明の一態様は、安定して動作することが可能なパルス信号出力回路及
びそれを含むシフトレジスタを提供することを課題の一とする。
【解決手段】開示する発明の一態様のパルス信号出力回路は、第１乃至第１０のトランジ
スタを有し、第１のトランジスタおよび第３のトランジスタのチャネル長Ｌに対するチャ
ネル幅Ｗの比Ｗ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタ
のＷ／Ｌは、第６のトランジスタのＷ／Ｌよりも大きく、第５のトランジスタのＷ／Ｌは
、第７のトランジスタのＷ／Ｌと等しく、第３のトランジスタのＷ／Ｌは、第４のトラン
ジスタのＷ／Ｌよりも大きくする。これによって、安定して動作することが可能なパルス
信号出力回路及びそれを含むシフトレジスタを提供することができる。 （もっと読む）

【課題】微細化に適し、且つ演算処理を行う各種論理回路において、演算処理を実行中に電源をオフする場合でも、電源をオフする直前に入力された電位を保持できる論理回路を提供することである。また、該論理回路を有する半導体装置を提供することである。
【解決手段】入力端子および出力端子と、入力端子および出力端子に電気的に接続された主要論理回路部と、入力端子および主要論理回路部に電気的に接続されたスイッチング素子を有し、スイッチング素子の第１端子は入力端子と電気的に接続されており、スイッチング素子の第２端子は主要論理回路を構成する１以上のトランジスタのゲートと電気的に接続されており、スイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０^−１７Ａ以下のトランジスタとする論理回路である。また、このような論理回路を有する半導体装置である。 （もっと読む）

【課題】縦型バイポーラトランジスタのＳＯＡ（安全動作領域）が狭くなることを抑制する。
【解決手段】ｐ型ベース層１５０は、厚さ方向の不純物プロファイルにおいて、第１のピーク、第２のピーク、及び第３のピークを有している。第１のピークは、最も半導体基板１００の表面側に位置している。第２のピークは、第１のピークよりも半導体基板１００の裏面側に位置しており、第１のピークよりも高い。第３のピークは、第１のピークと第２のピークの間に位置している。 （もっと読む）

【課題】面積の増大を抑えつつ、シリコン膜を用いて所望の特性を有する抵抗素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に延在するゲート積層構造膜１００ａ上およびゲート側壁絶縁膜７上にレジスト膜を選択的に形成する。レジスト膜をマスクとして、メタル膜の表面が露出するように、ゲート側壁絶縁膜の上部およびハードマスク膜を、エッチングにより選択的に除去する。抵抗素子領域１０００において、メタル膜の露出した表面から、ハードマスク膜が残存するシリコン膜上の領域まで、メタル膜およびメタル膜に繋がるバリアメタル膜を、ウエットエッチングにより除去した後、レジスト膜を除去する。レジスト膜を除去した後、残存するハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜する。埋め込み絶縁膜の上部を、残存するハードマスク膜をストッパとして、ＣＭＰ法により平坦化する。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。
【解決手段】各コンタクトレベルは導電層と絶縁層とを有する。コンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように上部層の一部が除去される。Ｎ個のマスクを用いて、最大２^Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。各マスクは、コンタクト開口のうちの実効的に半数をエッチングするために使用される。Ｎが３であるとき、第１のマスクにより１つのコンタクトレベルがエッチングされ、第２のマスクにより２つのコンタクトレベルがエッチングされ、第３のマスクにより４つのコンタクトレベルがエッチングされる。コンタクト開口の側壁に誘電体層が形成され得る。コンタクト開口内に導電体が形成され、前記誘電体層が該導電体を前記側壁から電気的に絶縁する。 （もっと読む）

【課題】 基板表面にパターンニングされたポリシリコン層（ゲート配線や保護ダイオード）が閉ループ状の場合、特にウエハの周辺部分に配置されるチップでは、層間絶縁膜形成時にＳＯＧ膜のスピンコートでチップコーナー部分などにおいてＳＯＧ液の液だまりが生じ、層間絶縁膜の膜厚が不均一となり、厚膜化した箇所ではコンタクトホールの形成不良が発生する問題があった。
【解決手段】 ゲート配線と保護ダイオードが連続した閉ループ状とならないように、ゲート配線のコーナー部と、ゲート配線および保護ダイオードの隣接部分に開放部を設ける。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】新たな構成のチョッパ型のコンパレータを提供する。
【解決手段】コンパレータは、インバータと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチとを有し、インバータの入力端子と出力端子とは、第１のスイッチを介して電気的に接続され、インバータの入力端子は、容量素子の一対の電極のうちの一方と電気的に接続され、容量素子の一対の電極のうちの他方は、第２のスイッチを介して参照電位が与えられ、入力された信号電位は第３のスイッチを介して容量素子の一対の電極のうちの他方に与えられ、インバータの出力端子から出力される電位を出力信号とし、第１のスイッチは、チャネルが酸化物半導体層に形成されるトランジスタを用いて構成される。 （もっと読む）

【課題】フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減する。
【解決手段】半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられ、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成され、アクティブ領域ＡＫ１〜ＡＫ６の幅をそれぞれにおいて均一の幅として分割されている。 （もっと読む）

【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。 （もっと読む）