【課題】 高い歩留まりを得ることができるように、カスタマイズされた回路を正確に試験するための手段を提供する。
【解決手段】 例えばＡＳＩＣのような集積回路においてデバイス固有の試験を実行しパラメータ・データを取得して、過剰な試験時間要件も、追加のシリコンも、特別な試験機器も必要とすることなく、各チップを個別に試験するためのシステムおよび方法（１０００）が提供される。試験システムは、ＩＣ設計における未使用のバックフィル空間に組み込まれたデバイス試験構造（９２０）を含み、ＩＣに含まれる選択された１組のデバイスと同一の１組のダミー・デバイス（９４０）を試験する。デバイス試験構造（９２０）は、カスタマ要件および設計要件（１０１０）に従って、ライブラリ（９２０）から選択される。選択された試験構造は、更に、優先度（１０４０）の順序で優先順位をつけて（１０３０）、設計内の設計要素に割り当てられる。配置アルゴリズム（１０６０）が、設計、レイアウト、および製造要件を用いて、選択した試験構造を、製造される設計（９５０）の最終レイアウトに配置する。 （もっと読む）

【課題】ＤＲＡＭの自動配置配線化に当たり、レイアウト面積の増大を抑制できる半導体装置を提供する。
【解決手段】基板上に配置されてロジックとメモリとを構成する複数の素子と、前記複数の素子を接続する複数の配線３７〜４０と、前記複数の配線が配置される複数の配線層とを備え、前記複数の素子は、一方電極と他方電極とを持ち且つ前記一方電極の電位が固定された複数の遅延調整用素子２２ａ〜２２ｄを含み、前記複数の配線は、前記メモリで使用される内部クロックを伝達する信号配線と、前記複数の配線層の中の最上層において等間隔に引かれる仮想直線上に配置される複数の第１の配線を含み、前記複数の遅延調整用素子は、前記複数の第１の配線の中の一つを介して前記信号配線に前記他方電極を接続される。 （もっと読む）

【課題】各論理アレイブロック（ＬＡＢ）が、単一の伝導体チャンネルだけを使用して、または伝導体チャンネルを全く使用することなく、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供すること。
【解決手段】集積回路（ＩＣ）デバイスであって、実質的に互いに整列された第１のグループの論理アレイブロックと、実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢとを備えており、該第１のグループおよび該第２のグループにおける各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、該第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢからオフセットされている、集積回路（ＩＣ）デバイス。 （もっと読む）

【課題】 電子ヒューズの最適フィールド・プログラミング法を提供する。
【解決手段】 集積回路チップの顧客がフィールドにおいて、即ち製造テスト環境の外で、電子ヒューズをプログラミングすることができる最適ヒューズ・プログラミング条件を提供する方法が提供される。最適ヒューズ・プログラミング条件に関連付けられた最適ヒューズ・プログラミング識別子を、顧客のＩＣチップ上の可読な形式で顧客に提供することができる。顧客のＩＣチップ上の最適ヒューズ・プログラミング識別子にアクセスすることにより、顧客は１つ又は複数の関連付けられた最適ヒューズ・プログラミング条件に従ってフィールドにおいてヒューズ・プログラミング・プロセスを適用することができる。 （もっと読む）

【課題】プログラマブルデバイスの入出力ピンが多数ある場合にも、すべての入出力ピンの実際の機能に即して結線チェックを行うこと。
【解決手段】まず、ボード上に搭載される複数のＦＰＧＡそれぞれのピンに係るピン情報が取得される（ステップＳ１０１）。そして、結線チェックに関する設定情報が取得される（ステップＳ１０２）。ピン情報および設定情報が取得されると、データを出力し得るすべてのピンに対して、各ピンに固有の固有データが結線チェック用のデータとして付与される（ステップＳ１０３）。そして、固有データを含む入力ピン情報および出力ピン情報が生成され、これらの情報を記憶し、出力ピンと入力ピン間の結線をチェックするチェック回路が生成される（ステップＳ１０４）。そして、チェック回路に対応するＲＯＭデータが生成される（ステップＳ１０５）。 （もっと読む）

【課題】入力データをリコンフィギュラブル回路で確実に処理できるようにする。
【解決手段】本集積回路は、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路３と、入力データ制御部４とを備える。そして、入力データ制御部４によって、リコンフィギュラブル回路３の構成に応じてデータが入力されるように入力データが制御される。 （もっと読む）

【課題】ＬＳＩの製造途中において、中間製造物のトランジスタ性能を推定することにより、各中間製造物に合った適切な品種を決定し、ＬＳＩ製造における歩留まりを向上させる。
【解決手段】ストラクチャードＡＳＩＣ製造時において、トランジスタ層またはトランジスタ層およびメタル１層が形成された中間製造物を製造後、当該中間製造物ごとのトランジスタ速度を測定し、この測定結果とトランジスタ速度に関連付けられた統計データとを用いて、トランジスタ速度の最大遅延推定値を算出する。そして、この算出結果に基づいて、ＬＳＩの品種リストの中から、ストラクチャードＡＳＩＣの品種を決定する。 （もっと読む）

【課題】基本構成単位となる回路セルの無駄を減らし、機能性を向上を図れ、回路サイズの増大を抑えることができる半導体集積回路を提供する。
【解決手段】回路セル１００は、複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する複数の他入力１出力マルチプレクサ１２１，１２２を有し、各マルチプレクサから選択信号をセル出力信号として出力する選択部１２０と、複数のテーブル部１３１，１３２を有し、各テーブルから論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを複数のマルチプレクサごとに複数の選択入力信号それぞれに割り当てる割り当て部１３０と、選択部１２０の出力信号を一のセル入力信号Ｆ０に応じて出力する出力部１４０と、を含み、一のマルチプレクサ１２１は、セル入力信号Ｆ０に応じて前記選択入力信号の出力を停止可能な停止機能ＥＮを有する。 （もっと読む）

【課題】設計コストと設計時間を節約しつつ、性能的に優れた三次元集積回路を設計する。
【解決手段】三次元集積回路設計装置は、半導体回路生成部１と、ネットリスト生成部２と、二次元レイアウトデータ生成部３と、三次元レイアウトデータ生成部４とを備えている。二次元レイアウトデータを複数のレイアウトブロックデータに分割して、そのうちの一部を裏表に反転して、複数の基板上に各レイアウトブロックデータを配置するため、二次元レイアウトデータをフルに利用して、二次元的な面積を大幅に削減可能な三次元集積回路を作製できる。 （もっと読む）

【課題】半導体集積回路装置の開発期間を短縮すると共に、回路の高性能化かつ低コスト化を図る。
【解決手段】ＬＳＩコアとしてのＲＡＭ基板１１Ａ及びＭＰＵ基板１１Ｂとパッケージング後に回路を特定できるＦＰＧＡ基板１２とには、各基板の主面上に、各集積回路に電気的に接続されているパッド５１ａ，５１ｂ，５２ａがそれぞれ形成されている。半導体チップの張り合わせ技術を用いて、ＲＡＭ基板１１Ａの主面１１ａ及びＭＰＵ基板１１Ｂの主面１１ｂとＦＰＧＡ基板１２の主面１２ａとが、各パッド５１ａ，５１ｂ，５２ａに、はんだ又は金等よりなるボール１４をそれぞれ挟み、対向して接続されることにより、ＲＡＭ、ＭＰＵ及びＦＰＧＡはそれぞれ電気的に接続されている。 （もっと読む）

設計レイアウト内に、充填型を挿入する方法および装置を説明する。回路設計レイアウト内の１つ以上のジョグエリアを識別する。引き続いて、回路設計レイアウト内に複数の充填型を挿入し、各充填型は、回路設計レイアウト内の対応するジョグエリアを無くすように構成されている。回路設計レイアウトに適用可能な少なくとも１つの予め定められた設計ルールに違反する、１つ以上の充填型を識別する。次に、予め定められた設計ルールに準拠するように、それらの充填型を適合させる。最後に、回路設計レイアウト内で、予め定められた設計ルールに準拠して、残りの充填型を組み合わせて、回路設計出力レイアウトを形成する。 （もっと読む）

【課題】チップサイズを縮小する。
【解決手段】マクロセルＭＣ３上をＸ方向に延在するセル外配線をマクロセルＭＣ３の信号用の端子Ｔｓよりも上層の配線層で構成し、この端子Ｔｓをセル外配線の複数のチャネル分を確保するように、Ｙ方向（Ｘ方向に交差する方向）に延在させて構成する。マクロセルＭＣ３と、セル外配線との接続をこの信号用の端子Ｔｓを介して行う。 （もっと読む）

【課題】構成する回路に関わらずチップの高い面積効率を維持し、高速性および低消費電力化の両立を図る。
【解決手段】演算回路を構成する第１の回路２１１，２１２、および、該演算回路外の回路を構成する第２の回路２１３〜２２１を備えるリコンフィギャラブルロジックブロックであって、前記第１および第２の回路における所定の信号の設定を変化させることにより、異なる回路を構成する。 （もっと読む）

【課題】環状配線から電力の供給を受けるマクロセルを有し、消費電力を低減することが可能な半導体集積回路を提供する。
【解決手段】この半導体集積回路は、所定の機能を実現するためのマクロセルＭＣ１と、マクロセルＭＣ１を囲むように配置され、マクロセルＭＣ１に接続された環状配線Ｌ１と、環状配線Ｌ１を囲むように配置され、電源電位Ｖ_ＤＤに接続された環状配線Ｌ２と、環状配線Ｌ２を囲むように配置され、電源電位Ｖ_ＳＳに接続されるとともにマクロセルＭＣ１に接続された環状配線Ｌ３と、制御信号に従って環状電源Ｌ１と環状電源Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としてのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２とを具備する。 （もっと読む）

【課題】ＡＳＩＣとＦＰＧＡの設計品質を確保するとともに開発期間を短縮すること。
【解決手段】回路アーキテクチャ検討結果であり論理設計ドキュメントの一部であるブロックのポート仕様の接続情報のみを用いてデバイス・テクノロジに依存しないブロックのポートとポート間を結ぶネットからなるコア（論理コア）と呼ぶネットリストを生成し、コア（論理コア）から対象ブロックを選択、グループ化し、グループ化したコア（論理コア）のデータを使用する集積回路の開発方法。 （もっと読む）

【課題】クロック信号の好適な分配を行うことができる構造化されたＡＳＩＣデバイスを提供する。
【解決手段】構造化されたＡＳＩＣ（１０）デバイスのクロック分配回路構成（２００）は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。その決定性の部分は、コンダクタ（４０）セグメントの所定の配置を用い、デバイス上の複数の所定のロケーションへ、クロック信号を分配するために、回路をバッファする。それぞれの所定のロケーションから、クロック分配回路構成の関連される設定可能な部分は、そのクロック信号を、その所定のロケーションから提供された、構造化されたＡＳＩＣ（１０）の所定の領域においてそのクロック信号を必要とする任意のクロック利用回路構成に分配する。 （もっと読む）

回路のその後の実装（例えば、配置と配線）で発生しうる逸脱に関する設計パラメータの感度に応じて回路設計（例えば、合成ソリューション）を自動的に修正する方法と装置を提供する。本発明の一態様では、回路を設計する方法は、第１の回路設計（例えば、配置ソリューションがある場合またはない場合の技術特有のネットリスト）の実装で設計制約条件に違反する可能性を判定することと第１の回路設計を修正して設計制約条件に違反する可能性を低減することとを含む。一例では、第１の回路設計の実装は、第１の回路設計を実装する配線ソリューションを含み、第１の回路は、論理素子のインスタンスのサイズ設定、信号のバッファリング、信号の負荷遮蔽、またはその他のオペレーションを通じて修正される。
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【課題】機能的に等価なフィールドプログラマブルゲートアレイ（“ＦＰＧＡ”）およびストラクチャード特定用途向け集積回路（“ストラクチャードＡＳＩＣ”）を生成することが可能なコンパイラフローを提供する。
【解決手段】該フローはいずれか一方のフロー時にその後のもう一方のフローのパフォーマンスに同じ変換を必ず含むように実行される設計変換をフィードバックするステップを含み、それにより機能等価性を実現することが可能となる。該フローは、その機能等価性が実現していることを証明するために、中間結果を比較するステップを含むことも可能である。 （もっと読む）

【課題】集積度を向上でき、光近接効果補正の均一化を図る半導体集積回路装置およびその製造方法を提供する。
【解決手段】半導体集積回路装置は、半導体基板中に設けられた第１導電型のウェルの論理回路構成領域中にアレイ状に配置され、それぞれが前記ウェル上に設けられたゲート電極と前記ウェル中に前記ゲート電極を挟むように隔離して設けられソース／ドレインとして働く第２導電型の第１拡散層とを備えたセル（ＢＣ）と、前記論理回路構成領域の空き領域中に配置され、それぞれが前記ウェル上に設けられ前記ゲート電極と同一のパターン形状の導電層と前記第１拡散層と同一のパターン形状であって前記ウェル中に前記導電層を挟むように隔離して設けられ前記ウェルと電気的に接続される第１導電型の第２拡散層とを備えたサブ領域（ｓｕｂ領域＜０１＞）を具備する。 （もっと読む）

【課題】配線経路に挿入されるビヤの数を低減することができる半導体集積回路を提供する。
【解決手段】配線群ＬＡ１およびＬＢ１の重なり部分または配線群ＬＡ２およびＬＢ２の重なり部分にビヤを１つ形成することによって、配線群１つ分の長さだけ行方向または列方向に配線経路を伸ばすことができる。そのため、行方向または列方向に配線経路を伸ばすために複数のビヤを必要とする従来の配線構造に比べて、配線経路に挿入されるビヤの数を減らすことができる。 （もっと読む）