【課題】ウェル領域間のリーク電流を抑制する。
【解決手段】半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、第１の導電型ウェル領域間に第１のパターンを画定し、第１のパターン内に、配置が禁止される第１の領域が存在する場合に、第１のパターンから第１の領域を除去して第２のパターンを画定し、第２のパターン内に、加工限界である第２の領域が存在する場合に、第２のパターンから第２の領域を除去して第３のパターンを画定し、第３のパターンを半導体基板に配置される第２の導電型ウェル領域のダミー活性領域としている。これにより、ウェル領域間のリーク電流が抑制される。 （もっと読む）

【課題】抵抗素子を備えた半導体集積回路の製造において、抵抗素子の抵抗値バラツキを抑えた製造方法を提供する。
【解決手段】抵抗素子形成工程に等倍露光機を用い一定周期毎に抵抗値の面内バラツキを測定し、そのバラツキを前述の等倍露光機のマスク(レチクル)に寸法補正として反映させることによって、抵抗値のバラツキを抑えた抵抗素子の製造を可能とする。 （もっと読む）

【課題】両チップ間を接続する接続線が断線しているか否かだけでなく、接続線間がショート不良を起こしているか否かをも検出すること。
【解決手段】第１の半導体回路チップ（１５Ｃ）の複数の第１の接続端子（１５−１，１５−２）と第２の半導体回路チップ（１０Ｆ）の複数の第２の接続端子（１３２−１，１３４−１）とが互いに電気的に接続されてなる半導体集積回路装置（２０Ｆ）において、第１の半導体回路チップ（１５Ｃ）は、テストモード制御信号（ＴＥＳＴ）に応答して、隣接する第１の接続端子での論理レベルが交互に反転するデータを複数の第１の接続端子へ出力するテスト出力制御回路（１５４）を備え、第２の半導体回路チップ（１０Ｆ）は、複数の第２の接続端子から入力された信号の期待値を判定して、テスト判定結果を出力する期待値判定回路（１４）を有する。 （もっと読む）

【課題】アンチヒューズ素子のゲート電極と半導体基板間で形成される導電パスの接触抵抗値を安定させる。また、導通状態におけるアンチヒューズ素子の抵抗値のばらつきを抑制し、抵抗値を低く保って、アンチヒューズ素子の導通状態の誤判定の発生を抑制する。
【解決手段】半導体基板と、第１ゲート絶縁膜と第１ゲート電極と、第１ゲート電極の下の半導体基板内に設けられた高濃度不純物領域と、半導体基板内の高濃度不純物領域を挟んだ両側に設けられ高濃度不純物領域と同じ導電型の不純物を含有する第１ソース・ドレイン領域と、を有するアンチヒューズ素子を備えたことを特徴とする半導体装置。 （もっと読む）

【課題】 先端プロセスで必要となる、静電耐圧特性を向上させたクロスカップル型に代表される、デカップリングキャパシタを用いた際のＩＲドロップによる電源ノイズの低減を実現する回路を提供する。または、共振による電源ノイズを抑制するための回路を提供することにある。
【解決手段】 静電耐圧特性を向上させた、クロスカップル型デカップリングキャパシタを構成するＭＯＳトランジスタを低Ｖｔｈ化することで、ソース・ドレイン間抵抗を低減し、ＩＲドロップを低減する。
また、共振による電源ノイズを抑制するためには、ダンピング抵抗が有効であり、ＭＯＳトランジスタのソース・ドレイン間抵抗をダンピング抵抗として利用する。このときに必要な抵抗値を、Ｖｔｈ種の異なるＭＯＳトランジスタで構成したデカップリングキャパシタを組み合わることで、必要な抵抗値を実現する。 （もっと読む）

【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】所望の回路特性に合致する半導体回路のレイアウトを効率的に取得する。
【解決手段】トランジスタの構成部品の設計図形パターンの寸法または部品パラメータをシミュレーション部に入力される模擬パラメータに変換する変換工程と、複数トランジスタを複数グループにグループ分けするグループ構成工程と、複数グループからいずれかの選択グループを選択する工程と、複数グループで選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、選択グループにおいて部品パラメータの組み合わせを設定し、変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの組み合わせに対する回路特性を得るシミュレーション工程と、すでに選択グループに選択済みのグループとは別のグループを選択し、固定パラメータ設定工程からシミュレーション工程までを繰り返し実行する制御工程とを実行する。 （もっと読む）

【課題】製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現する。
【解決手段】半導体基板の上方に、素子特性の設定値がそれぞれ異なる（FF,Typ,SS）半導体素子を形成し、これらのうちでTypの半導体素子を対象素子として、対象素子の素子特性の実測値を測定し、これらのうちで特定の半導体素子のみについて配線を形成する。ここで、特定の半導体素子は、設定値が、対象素子の実測値と設定値との差異を、各半導体素子（FF,Typ,SS）のうちで最も補償する値とされたものとする。 （もっと読む）

【課題】ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させて、読み取り動作時のデータセンスマージンを改善させ、動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供する。
【解決手段】本発明は、基板上に形成されたゲート絶縁膜と、本体部と、前記本体部から伸長された複数個の突出部を備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように前記ゲート絶縁膜上に形成されたゲート電極と、前記突出部の側壁に露出した前記基板内に形成された接合領域と、を備える。 （もっと読む）

【課題】本発明は、上記問題点を解決するためになされたものであって、その目的は、より低電圧および小電流で確実に溶断することができるとともに、設計の自由度を向上することができるポリシリコンヒューズを提供することである。
【解決手段】２つの端子部５と、２つの前記端子部５間をつなぐポリシリコンからなる抵抗部４とで構成される抵抗体２、３を２対備え、２対の前記抵抗体２，３は、前記抵抗部４が互いに直角に交差するように配置される交差部７を有し、前記交差部７は、電流が印加された際に溶断される溶断部８が設けられて、前記溶断部８の不純物濃度は、前記抵抗部４の不純物濃度よりも低くなるように構成されており、一方の前記抵抗体３の前記端子部５に電流を印加することにより、前記溶断部８を溶断することを特徴とする。 （もっと読む）

【課題】最終的にパッドに印加する電圧を定義することなくレイアウト検証を行うことができるレイアウト検証装置を提供する。
【解決手段】本発明の一態様は、レイアウトの図形データに基づいて、導電層の電位を認識する電位認識処理部と、認識された前記導電層の電位に基づいて、前記半導体装置のレイアウトを検証する電位依存設計基準検証部とを備えたレイアウト検証装置である。本発明によれば、レイアウトがパッドまで設計されていない状態においてもデザインルールを検証することができる。 （もっと読む）

【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】本来、露光光の一部を残すべく配置された半透過パターンとなる狭いライン＆スペースパターンに、例えば別のレイヤに位置するコンタクト領域が重なった場合、電気的には断線と判断されるため、ルール違反として排除されてしまう。即ち、デザインルールチェッカを用いて検証することが困難であるという課題がある。
【解決手段】狭いライン＆スペースパターンを含む領域を第２領域とし、第２領域に隣接する通常パターンとを一つの集合パターンとして扱う。第２パターンを含むマスクを用いた場合、第２の黒領域と白領域とを透過する光強度が平均化されて中間調の光強度を得る正常なパターンとして扱うことができるため、ＤＲＣや、ＬＶＳ、及びＥＲＣ等、ルールチェッカにより処理することが可能となり、バグ発生を抑え、より正確なレイアウトパターンを得ることができる。 （もっと読む）

【課題】目標とする電気的特性の半導体装置を製造する。
【解決手段】レイアウト変数と測定された電気的特性との関数関係を決定し、与えられた半導体装置の設計レイアウトデータからレイアウト変数の値を抽出し、レイアウト変数の値を関数関係に適用することにより設計レイアウトデータから製造される半導体装置の電気的特性を予測する。設計レイアウトデータから抽出されたレイアウト変数の値に代えて、列挙された変数の値の候補によって設計レイアウトデータを変更し、半導体装置の設計レイアウトデータを変更し、半導体装置を製造する。 （もっと読む）

【課題】レイアウト面積や設計コストの増大を招くことなく、任意の位置に配置することができるタップレス型のスタンダードセル、スタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法を提供する。
【解決手段】スタンダードセルは、矩形のセル枠内に、トランジスタを構成する各種のパターンを有し、パターンは、セル枠内のトランジスタの構成領域の略全体にわたって配置された、トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンを含む。セル枠の四隅の閾値調整パターンの所定範囲の領域が、スタンダードセルが、行方向に、セル枠の角の位置が合うようにセル枠の辺を接して配置され、列方向に、セル枠の辺を接して配置され、隣接する各々の行に含まれるスタンダードセルが、そのセル枠の対角に相当する角同士が接するように配置された場合に、デザインルールを満足するように、セル枠の各々の角に対応する２辺に対して所定の角度で除去されている。 （もっと読む）

【課題】半導体集積回路装置のメモリセルの特性抽出、仕様文書の作成等の手間を軽減できるようにする。
【解決手段】メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。要するに、メモリセルの基体電位を固定または可変にする場合に固定型回路と可変型回路が共通セルトポロジーとして設計される。これによって、メモリセルの特性抽出、仕様文書の作成等の手間を軽減することができる。 （もっと読む）

【課題】２値よりも多い情報を記録可能にしたアンチヒューズ素子を提供する。
【解決手段】複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。そして、上記絶縁膜においてドレイン電極に対応して少なくとも１箇所が絶縁破壊されることで、絶縁破壊された部位に対応するドレイン電極と第３の電極とが導通する構成である。 （もっと読む）

【課題】デバイスの設計または製造プロセスを最適化するのに良好な方法を提供する。
【解決手段】本発明は、デバイスの設計（２００）を最適化するための方法（１００）に関する。こうした最適化は、予め定めた指標、例えば、デバイス速度、エリア、電力消費または歩留まり等に関して実施される。該方法（１００）は、所定のデバイスのための設計（２００）を得ることを含む。こうした設計は複数の設計コンポーネントを含む。該方法は、複数の設計コンポーネントから、第２設計コンポーネントよりも予め定めた指標に対してより高い感度を有する第１設計コンポーネント（２０２）の少なくとも１つのグループを決定することを含む。第１設計コンポーネント（２０２）は、設計のクリティカルパス上にあることでもよい。該方法（１００）は、第１設計コンポーネント（２０２）を調整することと、第１設計コンポーネントを製造するための製造技術を調整することとを含み、予め定めた指標に関して最適化した設計を取得する。 （もっと読む）

【課題】パターンデータの補正処理及び検証処理を精度よく行うことができるとともに、マスクパターンの開発期間を短縮でき、さらには、半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わるパターンデータ作成方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップ（ＳＴ２）と、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップ（ＳＴ３）と、前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記マスクパターンデータの修正を行うステップ（ＳＴ５）とを備える。 （もっと読む）

【課題】アンチヒューズ構造体及びアレイを提供する。
【解決手段】基板内に第１拡散領域で形成されたビットラインと、ビットライン上に形成された絶縁層と、絶縁層上に形成されたワードラインと、を備えるアンチヒューズ構造体である。ビットラインの周辺部に形成された第２拡散領域をさらに備える。ビットラインは、第１ドーピング物質でドーピングされた領域であり、第２拡散領域は、第２ドーピング物質でドーピングされた領域である。ビットラインの両側部に形成された素子分離膜をさらに備える。 （もっと読む）