【課題】フューズ開口部に起因する水分の浸入における長期信頼性の劣化を防止する半導体装置を提供する。
【解決手段】半導体基板上にフィールド酸化膜を介して抵抗体を設け、抵抗体上に第一の金属配線を設け、第一の金属配線上に吸湿性膜を含む平坦性の良い金属間層間膜を形成する。抵抗体のトリミング用フューズは吸湿性膜を含む金属間層間膜の上に形成することで吸湿性膜の露出を防止する。 （もっと読む）

【課題】ブルーミング発生を抑え、かつ動作電圧を低電圧化することが可能な固体撮像装置を提供する。
【解決手段】固体撮像装置は、半導体基板に形成されたＣＣＤ型の固体撮像装置であって、オーバーフロードレイン構造のオーバーフローバリアの高さを規定する基板電圧Ｖｓｕｂを半導体基板に印加するＶｓｕｂ電圧発生回路２６を備え、Ｖｓｕｂ電圧発生回路２６は、直列接続された複数の抵抗素子を含み、電圧分割により基板電圧を出力する抵抗回路と、前記複数の抵抗素子のいずれかに並列に接続されたポリシリコンのパターンであるヒューズ６とを含み、ヒューズ６は、コンタクト２が設けられた２つのジョイント基部１と、２つのジョイント基部１に挟まれて位置し、コンタクト２を介して電圧が印加されることにより電流が流れて溶断する溶断部１０とを含み、溶断部１０は、Ｗ方向の長さがジョイント基部１より小さく、Ｗ方向の長さが異なる領域を含む。 （もっと読む）

【課題】書き込み電圧が小さいアンチヒューズを提供する。
【解決手段】アンチヒューズは読み出し専用の記憶装置のメモリ素子に用いられる。アンチヒューズは、第１導電層、絶縁層、半導体層、及び第２導電層を有する。アンチヒューズに含まれる絶縁層は、原料ガス中にアンモニアを添加して形成した酸化窒化シリコンであり、層中に１．２×１０^２１以上３．４×１０^２１ａｔｏｍｓ／ｃｍ^３以下の水素、または３．２×１０^２０以上２．２×１０^２１ａｔｏｍｓ／ｃｍ^３以下の窒素を含むことで、低電圧での書き込みが可能となる。 （もっと読む）

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 （もっと読む）

【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。
【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。 （もっと読む）

【課題】トリミングにより分圧比を変更可能で所望の分圧比を得る精度の良いブリーダ抵抗回路を備える半導体装置を提供する。
【解決手段】ブリーダ抵抗回路を２段以上の直列接続した抵抗回路部で構成し、それらの抵抗回路部の抵抗素子として同一材料、同一長さ、同一幅、かつ、同一厚みの基本抵抗配線を少なくとも２本以上接続した形態で形成し、ブリーダ抵抗回路を構成する前基本抵抗配線は半導体装置内の１領域に全て集合して整列配置され、それぞれの抵抗回路部の基本抵抗配線を少なくとも２分割以上されて他の抵抗回路部の基本配線抵抗を挟んで配置されている構成とすることにより、離れて配置された基本抵抗配線の製造ばらつきなどによる抵抗値差を各抵抗回路部に分散させる。 （もっと読む）

【課題】アンチヒューズ素子として用いられる半導体装置において、導通状態における抵抗値のばらつきを低減することで、アンチヒューズ素子として安定した動作を実現する。
【解決手段】半導体基板１の主面上に形成されたアクティブフィールド１１と、アクティブフィールド１１の表面に形成されたゲート絶縁膜５を介してアクティブフィールド１１上に設けられたゲート電極１２と、を有し、ゲート電極１２は、半導体基板２の主面を平面視する方向から見て、アクティブフィールド１１に周囲を囲まれるように配置されているとともに、ゲート電極１２の周縁部がゲート電極１２の周囲に配置されたアクティブフィールド１１に重なって重なり領域１３を形成するように配置されている。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】低い印加電圧（３Ｖ以下）で導通状態を変更可能なアンチヒューズ素子（アンチヒューズ構造）を提供する。
【解決手段】本発明のアンチヒューズ構造１００は、第一配線３と、前記第一配線３上に順次積層された、不純物を含有した第一の多結晶シリコン膜６、第一のタングステンシリサイド膜７、第一の窒化タングステン膜８からなる第一のアンチヒューズ部２０ａと、前記第一のアンチヒューズ部２０ａ上に接続された第二配線１０と、を具備してなることを特徴とする。 （もっと読む）

【課題】 ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現する半導体装置の製造方法を提供する。
【解決手段】 イオン注入前にトランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、電極指定データに応じてソース領域側だけのイオン注入を可能にするためのイオン注入用マスクを製作するマスク製作工程と、対称をなす２つの電極を有する半導体層表面にフォトレジストを塗布しイオン注入用マスクを用いて露光してフォトレジストの少なくともソース領域に対応する部分を除去するレジスト形成工程と、レジスト形成工程の実行後、イオン注入用マスクに対応して残されたフォトレジストを有する半導体層表面からイオンを注入する工程と、を備える。 （もっと読む）

【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】トランジスタの性能を良好にするとともに、トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にする。
【解決手段】アンチヒューズ素子１９０として機能するＮＭＯＳトランジスタにおいて、Ｎ型チャネル領域１１２ａが設けられている。また、通常のＮＭＯＳトランジスタ１９４には、Ｎ型エクステンション領域１２０およびＰ型ポケット領域１２２が設けられているが、アンチヒューズ素子１９０には、エクステンション領域およびポケット領域が設けられない。 （もっと読む）

【課題】製造工程の異なるセルを混在して配置する場合に、面積を大きくせずに配置する半導体集積回路のセル自動配置方法、自動配置装置、及びそれらのプログラムを提供する。
【解決手段】複数種類のセルの内、一種類のセルに同一種類のセルが隣接配置可能であり、異なる種類のセルの隣接配置が不可能な大きさの第１の外形を設定し、上記その他の種類のセルには、第１の外形が設定されるセルを含めセルの種類に係わらずセルを隣接配置することが可能なより大きい外形を設定するセル外形設定工程と、セル外形設定工程で設定した外形を有するセルを用いて複数種類のセルを自動配置するセル自動配置工程と、を備える。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】アンチヒューズ素子が導通状態の際に形成される導電パスの電気抵抗を低くし、また、抵抗値のばらつきを抑制することができる半導体装置を提供する。
【解決手段】アンチヒューズ素子４を備えた半導体装置１であって、前記アンチヒューズ素子４は、半導体基板５に設けられたウェル４１と、前記ウェル４１上に設けられた絶縁膜４２と、前記絶縁膜４２上に設けられ、前記ウェル４１と同じ導電型のポリシリコン膜４３と、前記ウェル４１内の一面４１ａ側に設けられた、前記ウェル４１と同じ導電型の不純物導入領域４６とを備え、前記不純物導入領域４６の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域４６は、前記ポリシリコン膜４３の前記ウェル４１上に位置する端部と前記絶縁膜４２を介して対向する部分を備えていることを特徴とする。 （もっと読む）

【課題】反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置を実現する。
【解決手段】半導体装置の設計段階において、活性領域の第１のデータに対して、活性領域の少なくとも一部を露出する開口を有するレジストパターンの第２のデータを作成する際に、第２のデータの第１のデータと対向する部分について、予め作成された参照データを用いて、第１のデータとの対向辺の位置を補正する。 （もっと読む）

【課題】従来よりも少数のＬＥを用いてより小面積のＤＦＦを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、
複数のトランジスタと、これらに接続された第１メタル層とが形成された基板において、第１メタル層の上に、第１ビアパターンを含む第１ビア層を形成する工程と、
第１ビア層の上に第２メタル層、第２ビア層および第３メタル層を形成する工程と、
第３メタル層の上に、第３ビアパターンを含む第３ビア層を形成する工程とを含み、
複数の前記トランジスタによって基本論理素子が構成され、
基本論理素子が、２つのＮ型トランジスタ及び２つのＰ型トランジスタ（ＣＳ２）と、１つのＡＯＩゲート（ＡＯＩ）と、２つのインバータ（ＩＮＶ）とを備え、
第１ビアパターンによって基本論理素子の論理を決定し、
第３ビアパターンによって基本論理素子間の配線を決定する。 （もっと読む）

【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。 （もっと読む）