【課題】 抵抗体とヒューズ素子が並列に接続された半導体装置において、平面的に抵抗体とヒューズ素子を配置することでチップ面積が増大してしまう。
【解決手段】 ヒューズ素子を抵抗体の上部に積層し、ヒューズ素子のレーザによって切断される領域下における抵抗体が凹形状とすることで、小面積で抵抗体へのヒューズ素子切断時の損傷がなく、各素子間に生じる接触抵抗なども小さく、安定した半導体装置とその製造方法を提供することが可能となる。 （もっと読む）

【課題】MOSFETにより構成される半導体集積回路装置において、MOSFETのリーク電流による消費電力の増加と動作速度の調和を好適に図った半導体集積回路装置を提供することにある。
【解決手段】半導体集積回路装置中の複数の信号経路について、信号経路に沿って信号が伝わるディレイを鑑み、ディレイに余裕のある経路においては、高しきい値電圧のMOSFETにより構成し、逆に、ディレイに余裕のない経路においては、リーク電流は大きいが動作速度が速いような低しきい値電圧のMOSFETにより構成することである。 （もっと読む）

【課題】製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられた電荷蓄積層２０と、電荷蓄積層２０に電荷をプログラムする際に用いられるゲート電極２２と、ゲート電極２２と接続するヒューズ５６と、を有し、ヒューズ５６は、ゲート電極２２に電圧が印加される際は電気的に切断されている半導体装置およびその製造方法である。 （もっと読む）

【課題】高精度で且つ効率良くシミュレーションすることが可能な半導体集積回路を提供する。
【解決手段】集積回路は、第１導電型の第１のウエルと、ゲート長方向に延びるウエル境界において第１のウエルと接する第２導電型の第２のウエルと、第１のウエル内に設けられた第２導電型の第１の活性領域を有する第１のトランジスタと、第１のウエル内に設けられ、第１の活性領域とゲート幅方向の長さが異なる第２導電型の第２の活性領域を有する第２のトランジスタとを備える。第１の活性領域のゲート幅方向の中心位置は、ウエル境界を基準として第２の活性領域のゲート幅方向の中心位置と揃えられている。 （もっと読む）

【課題】周辺回路部の配線電極部の抵抗値の増加を防止することができるようにダミー電極を形成した半導体素子、半導体素子の製造方法を提供する。
【解決手段】本発明にかかる半導体素子１０は、半導体基板１１上に、光電変換部が形成された撮像部１２と、撮像部１２の周囲に形成され、配線電極１６が形成される周辺回路部１４とを有し、周辺回路部１４にダミー電極１８が形成され、該ダミー電極１８が、少なくとも配線電極１６の配線される方向に沿って長尺寸法を有するように形成されている。 （もっと読む）

【課題】 ゲート酸化膜を破壊するタイプのアンチヒューズは、書き込み時に破壊箇所の電気的接続が不安定になるという問題がある。チャネル領域にＮ⁻拡散層領域を設けると電気的接続は安定するが、工程数が増加しコスト増になるという問題がある。
【解決手段】 本発明の製造方法は、溝型トランジスタのソースドレイン領域となるＮ⁻拡散層領域と、アンチヒューズのゲート直下のチャネル領域のＮ⁻拡散層領域とを同時に形成する。アンチヒューズのゲート直下にＮ⁻拡散層領域を形成することで、低い書き込み電圧による書き込みにおいても、ゲート電極とソースドレイン拡散層との電気接続が安定する。本発明の半導体装置の製造方法によれば、アンチヒューズ専用の工程数増、コスト増がなく、安定した書き込み特性を有するアンチヒューズ、及び半導体装置が得られる。 （もっと読む）

集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための技法と構造。半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプである。トランジスタは不明確な相互接続特徴要素によってプログラム可能に相互接続され、これらの不明確な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの選択されたチャネルを有する、半導体基板に形成されたチャネルを備える。
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【課題】フルシリサイド化されたゲート電極を有するトランジスタと、溶断が容易な電気ヒューズ素子とを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１１と、半導体基板１０における素子分離領域１１に囲まれた活性領域と、活性領域上に形成され、フルシリサイド化されたゲート電極２１を有するＭＩＳトランジスタと、素子分離領域１１上に形成されたヒューズ用シリコン膜１３ｂとその上に形成されたシリサイド層１７ｂの一部とを有するヒューズ溶断部３０ｂと、ヒューズ溶断部３０ｂを挟んだ両側に形成されたコンタクト形成部３０ａとを有する電気ヒューズ素子とを備えている。ヒューズ溶断部３０ｂは一部のみがシリサイド化されているので抵抗が必要以上に低下せず、溶断が容易となっている。 （もっと読む）

【課題】少なくとも一方がＦＵＳＩ構造である２つの導電体を備えた半導体装置において導電体同士の接続箇所での金属拡散に起因する中間相領域の発生を抑制する。
【解決手段】Ｎ型ＦＥＴのゲート電極となる第１の導電体１１６とＰ型ＦＥＴのゲート電極となる第２の導電体１１７とが互いに同電位となるように電気的に接続されている。第１の導電体１１６及び第２の導電体１１７のうちの少なくとも一方はＦＵＳＩ構造を有している。第１の導電体１１６と第２の導電体１１７との境界の少なくとも一部分に、庇１１８を有する段差が形成されている。 （もっと読む）

【課題】配線効率を向上させ、面積効率を改善することを可能とする。
【解決手段】Ｎ型拡散層２ａおよびＰ型拡散層２ｂの上面に、平面視でＮ型拡散層２ａおよびＰ型拡散層２ｂの外部に互いに対向する側に突出した部位を有する金属層３ａ，３ｂと、金属層３ａ，３ｂの突出した部位の上面に、電源電圧線１ａおよび接地電圧線１ｂと平行方向に接触部４０ａ，４０ｂとを構成するようにしたため、金属層３ａ，３ｂの上面の領域に空きができる。これにより、多くの配線６を設置することが可能となり、配線効率および面積効率を向上させることができる。 （もっと読む）

【課題】半導体チップに形成する抵抗素子の占有面積を充分に縮小できる技術を提供する。また、抵抗値の調整を容易に行なうことができる技術を提供する。
【解決手段】ｐ型不純物を導入した半導体基板１２の内部にｎ型半導体領域よりなるウェル抵抗５を形成する。このウェル抵抗５上には、溝に絶縁膜を埋め込んだ絶縁領域４が形成されており、絶縁領域４上に複数のポリシリコン抵抗９ａ〜９ｃが形成されている。つまり、ウェル抵抗５上に絶縁領域４を介して複数のポリシリコン抵抗９ａ〜９ｃが形成されている。 （もっと読む）

【課題】エッチングストップ層及びトリミング開口部におけるトリミングヒューズ上の絶縁膜について専用の膜を形成する工程を追加することなく、トリミングヒューズ上の絶縁膜の残膜厚を安定して精度よく残す。
【解決手段】抵抗素子１５ｃはサイドウォール用絶縁膜１１ｃ上に形成されている。トリミング開口部２５におけるトリミングヒューズ１３上にサイドウォール用絶縁膜１１ｂが形成されている。絶縁膜サイドウォール１１ａはサイドウォール用絶縁膜１１ｂ，１１ｃがパターニングされる前のサイドウォール用絶縁膜に対してエッチバック処理が施されて形成されたものであってゲート電極９側面に直交する方向の寸法Ｗがサイドウォール用絶縁膜１１ｂ，１１ｃの厚みＴと同じである。サイドウォール用絶縁膜１１ｂ上に、抵抗素子１５ｃと同じ材料からなり、トリミング開口部１５ａの側壁に断面が露出している枠状のエッチングストップ層残渣１５ａを備えている。 （もっと読む）

【課題】基板コンタクト部に起因する相互拡散を発生させることなく、基板コンタクト部のレイアウトをシュリンクし、トランジスタの活性領域を十分に確保する。
【解決手段】Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７にＰ型不純物を注入するためのマスク開口領域Ａ３とＮ型ＭＩＳトランジスタの活性領域１０１ａとの間の距離Ａ１と比べて、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６にＮ型不純物を注入するためのマスク開口領域Ｂ３とＰ型ＭＩＳトランジスタの活性領域１０１ｂとの間の距離Ｂ１を大きく設定する。 （もっと読む）

【課題】工程数を増やすことなくヒューズ素子を形成する領域の面積を低減することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１０の上に順次形成された第１の下部電極３２、容量絶縁膜３３及び第１の上部電極３４を含む容量素子３１と、基板１０の上における容量素子とは異なる領域に順次形成された第２の下部電極４２、ヒューズ絶縁膜４３及び第２の上部電極４４を含むヒューズ素子４１とを備えている。第１の下部電極３２は、断面凹状に形成され、第２の下部電極４２は、柱状で且つ第１の下部電極３２と同一の導電材料からなることを特徴とする。 （もっと読む）

【課題】スタンダードセルのサイズを縮小する。
【解決手段】スタンダードセルは、基板上にｖｄｄ幹線６１とｇｎｄ幹線６２とが対向して配置され、これらのｖｄｄ幹線６１とｇｎｄ幹線６２との間の下にアクティブ領域６３，６４が設けられ、このアクティブ領域６３，６４に複数のＭＯＳトランジスタが形成されている。そして、アクティブ領域６３，６４に、ｖｄｄ幹線６１及びｇｎｄ幹線６２の下まで延出させた接続部６３ａ，６４ａを設け、この接続部６３ａ，６４ａによりｖｄｄ幹線６１及びｇｎｄ幹線６２と接続している。 （もっと読む）

【課題】溶断部が安定して溶断するポリシリコンヒューズを提供することを目的とする。
【解決手段】溶断部４に低融点金属をドープさせたドープ物１０を形成する。電圧印加の際、溶断部４のドープ物１０が最初に溶融し、溶断部４のポリシリコンと共晶する。この共晶物はポリシリコンより融点が低いため、他のジョイント５のポリシリコンよりも先に溶融する。その結果、溶断部４を安定して溶断させることが可能となる。 （もっと読む）

集積回路デバイスは、半導体ダイを含み、この半導体ダイは、半導体基板と、半導体ダイの周辺領域に沿って配置される駆動／制御回路と、半導体ダイの中央領域に配置されるＭＥＭＳデバイスと、駆動／制御回路とＭＥＭＳデバイスとの間に配置されるバリアとを含む。 （もっと読む）

【課題】スタンダードセルを用いた半導体集積回路設計において、ゲート破壊を防止する半導体集積回路とその設計方法を提供する。
【解決手段】スタンダードセル内部に空き領域がある場合、入力端子に接続していないダイオードを備えたスタンダードセルと、ダイオードを備えていないスタンダードセルの２種類を用意する。まず、ダイオードを備えていないスタンダードセルを用いて半導体集積回路の設計を行い、アンテナエラー検証の結果、アンテナエラーが出たスタンダードセル近傍のスタンダードセルを、ダイオードを備えたスタンダードセルに置き換え、ダイオードをアンテナエラーの出たスタンダードセルの入力端子に接続する。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

【課題】回路パスの遅延値を設計遅延値に近づけることによって回路歩留まりの高い集積回路装置の製造が可能となる製造システムを提供する。
【解決手段】品種設計情報から得られるクリティカルパス内での論理セルの使用状況を記録したデータベース１と、検査工程Ｓ１で取得したゲート電極加工仕上がり寸法を記録したデータベース２とを入力として、データベース１に基づきモデル回路パスを生成し、データベース２のゲート電極仕上がり寸法を反映した当該モデル回路パスを用いて回路パス遅延５を算出する。トランジスタ特性と製造条件との相関関係を記録したデータベース１００を参照して、回路パス設計遅延６と回路パス遅延５との差分１１が小さくなるように新製造条件１２を決定し、検査工程Ｓ１よりも後の工程の製造条件を変更する。 （もっと読む）