【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＮウェルを共有し、スタンダードセル列１２，１３がＰウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＮＭＯＳトランジスタ２１，２２，２３からＰウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＰウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】新たなマスク及びプロセス工程を追加することなく、製造バラツキに影響がなく、薄膜抵抗体の特性に影響を与えることなく、安定したレーザトリミングを可能にすること。
【解決手段】シリコン基板１上に形成された、レーザトリミングがなされる薄膜抵抗体は、厚さ３〜５０ｎｍの膜厚で形成された第１の薄膜抵抗体１０と、第１の薄膜抵抗体１０の上層に１０〜３０ｎｍの厚さで形成されたシリコン酸化膜９と、シリコン酸化膜９の上層に厚さ５０ｎｍ以上の膜厚で形成された第２の薄膜抵抗体１０とを積層構造に有する。 （もっと読む）

【課題】アンチヒューズ素子を絶縁破壊した後の抵抗値のばらつきを抑制する。
【解決手段】ゲート電極１１０と、デプレッション型のチャネル領域１２０と、ゲート電極１１０とチャネル領域１２０との間に設けられたゲート絶縁膜１３０と、チャネル領域１２０と接合する拡散層領域１２２とを備える。チャネル領域１２０から見て拡散層領域１２２とは反対側の領域には、拡散層領域１２２と同電位が与えられる他の電極を介することなく素子分離領域１０４が存在する。これにより、ゲート絶縁膜１３０にかかる電界が不均一となり、拡散層領域１２２に近くなるほど電界強度が高くなることから、拡散層領域１２２に近い部分ほど絶縁破壊が生じる確率が高くなる。 （もっと読む）

【課題】スイッチ素子の小型化及び高密度配置によるスイッチ素子の高集積化が可能であり、更に、スイッチ素子を高信頼化することができるスイッチ素子を搭載した半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に多層配線が形成されており、この多層配線内に抵抗変化材料層２０５が形成されている。この抵抗変化材料層２０５は下層配線２０４と上層配線２０６とに接続されており、抵抗変化材料層２０５の周囲は、金属からなる防爆壁２１１により取り囲まれている。この防爆壁は、抵抗変化材料層の溶断時に飛散物質が隣接する抵抗片素子に付着することを防止すると共に、抵抗変化材料層を加熱するヒーターとしても機能する。 （もっと読む）

【課題】アンチヒューズ素子を絶縁破壊した後の抵抗値のばらつきを抑制する。
【解決手段】ゲート電極１１０と、デプレッション型のチャネル領域１２０と、ゲート電極１１０とチャネル領域１２０との間に設けられたゲート絶縁膜１３０と、チャネル領域１２０と接合する拡散層領域１２２とを備える。ゲート電極１１０の端部１１１は、チャネル領域１２０と拡散層領域１２２の境界と平面視において実質的に一致しており、且つ、ゲート電極１１０の端部１１１がジグザグ形状を有していることを特徴とする。これにより、ゲート電極１１０の端部１１１を直線形状とした場合と比べて端部１１１の長さが長くなることから、ゲート絶縁膜１３０の端部が絶縁破壊される確率が高まる。 （もっと読む）

【課題】電圧レギュレーターのチップサイズを減らすとともに、生産工程の短縮で製造原価を節減する電圧レギュレーター及びその製造方法を提供する。
【解決手段】本発明は、入力端子、出力端子、及び接地端子が備えられた電圧レギュレーターであって、前記入力端子を介して基準電圧を生成する基準電圧発生部と、複数の一定パターンに配列された金属配線、及び前記金属配線を選択的に相互に接続して活性化する導電性金属配線パターンで構成される活性抵抗、及びフィードバック抵抗によって出力端子の電圧を分配する電圧分配部と、前記基準電圧発生部の基準電圧、及び前記フィードバックされる電圧分配部の分配電圧を入力して差動増幅する増幅部と、前記入力端子を介して入力された電源を前記増幅部の出力電圧によって前記出力端子に伝達するトランジスタとを含む。 （もっと読む）

【課題】電圧設定精度が高く、電圧調整自由度が大きい電圧設定回路や電圧検出回路を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、不純物拡散層である不純物拡散領域２が形成された半導体基板３と、半導体基板３上に形成された層間絶縁膜４と、層間絶縁膜４に形成されたコンタクトホール５に導電材料が充填されて形成されたコンタクトプラグ６と、層間絶縁膜４及びコンタクトプラグ６の上にポリシリコン膜を用いて形成された抵抗部７とを有している。 （もっと読む）

【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

ＭＯＳＦＥＴ集積回路における、プロセスによって誘起される閾値電圧及び駆動電流の変動を自動的に補償する方法。前記方法の第１ステップは、アレイから解析対象のトランジスタを選択することである。前記方法は、アレイの複数のトランジスタに対して所望のループ処理を行う。次に、選択されたトランジスタの設計を解析する。この解析においては、近隣のレイアウトによって誘起される閾値電圧の変動を決定する工程と、近隣のレイアウトによって誘起される駆動電流の変動を決定する工程とが含まれる。前記方法は、次に、トランジスタのゲート長を変更することにより、何れかの決定された変動に対して補償を行う。前記方法には、更に、コンタクトの間隔を変更することにより補償が不十分な点を特定する工程を含めることができる。
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集積回路レイアウトにおいて、レイアウトによって誘起される閾値電圧の変動を自動的に推定する方法。前記方法は、解析のために前記レイアウト内の拡散領域を選択する工程で始まる。続いて、システムが、選択された領域のＳｉ／ＳＴＩエッジと、チャネル領域と、前記チャネル領域に結合するゲート／Ｓｉエッジを特定する。次に、特定されたチャネル領域夫々における閾値電圧の変動を特定する。この工程には、縦方向の効果による閾値電圧変動を計算する工程と、横方向の効果による閾値電圧変動を計算する工程と、縦方向と横方向の変動を組み合わせて全体の変動を計算する工程が必要である。最後に、個々のチャネルにおける変動を組み合わせることにより変動の合計が決定される。
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【課題】 信頼性が向上しているとともに比較的低い電圧でプログラムされることが可能な電気ヒューズを提供する。
【解決手段】 電気ヒューズは、半導体基板と、導電性または一部導電性のポリシリコンを具備するゲートと、を具備する。半導体基板はゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともにパイプ領域に隣接する第１、第２電極領域を具備する。電気ヒューズは、第１、第２電極領域内の半導体基板上の金属シリサイド層をさらに具備する。金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。 （もっと読む）

【課題】絶縁状態をモニターできるトリミングヒューズを有する半導体装置を提供する。
【解決手段】第１の半導体領域１１と、第１の半導体領域１１内に形成され、第１の半導体領域１１と逆導電型で、且つ第１の半導体領域１１より不純物濃度が高い第２の半導体領域１２と、第２の半導体領域１２を含む第１の半導体領域１１上に形成された絶縁膜１３と、第２の半導体領域１２上に絶縁膜１３を介して形成された導電膜１４と、第２の半導体領域１２を外部回路に電気的に接続するためのコンタクト手段としてビア２０、配線２１、バッド２２と、を具備する。 （もっと読む）

半導体基板（１０）上に形成された誘電体層（１２）を備える、電子装置。誘電体層（１２）上には、代表長さを有するポリシリコンヒューズ構造（１４）が形成される。ポリシリコンのヒューズ構造の第１部分（１４１）と第２部分（１４３）は、シリサイド化さる。ポリシリコンヒューズ構造（１１４）のうち、第１部分（１４１）と第２部分（１４３）の両方に隣接する第３部分（１４２）は、シリサイド化されない。
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【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＰ領域を共有し、スタンダードセル列１２，１３がＮウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＰＭＯＳトランジスタ２１，２２，２３からＮウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＮウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することが可能な半導体素子を提供することを可能にする。
【解決手段】基板２と、基板上に設けられた第１絶縁膜４と、第１絶縁膜上に設けられた電気抵抗変化膜６と、電気抵抗変化膜の両側面のうちの一方の側面側の第１絶縁膜上に、電気抵抗変化膜の一方の側面に接して設けられた第１電極８と、電気抵抗変化膜の両側面のうちの他方の側面側の第１絶縁膜上に、電気抵抗変化膜の他方の側面に接して設けられた第２電極１０と、電気抵抗変化膜上に設けられた第２絶縁膜１２と、第２絶縁膜上に設けられた第３電極１４と、を備えている。 （もっと読む）

【課題】電気アンチヒューズ、製造方法およびプログラミング方法を提供する。
【解決手段】非シリサイド化半導体材料の領域（１５０）を含むリンク（１２５）を有するアンチヒューズ（１００）は、減少した体積抵抗を有する合金を形成するカソード（１２０）から非シリサイド化半導体材料の領域中への金属またはシリサイドの電気移動によって、減少した電圧および電流で、また減少した熱の生成を伴って、プログラムされ得る。カソード（１２０）およびアノード（１１０）は、好ましくは、そこ（例えば１６０）から、またそこ（例えば、１５０，１１０）へ材料が電気的に移動させられるところの領域を制御するように、形作られる。プログラミング後、（９２５，９６０での）材料の付加的な電気移動は、アンチヒューズを高抵抗状態に戻すことができる。アンチヒューズが製造される方法は、電界効果トランジスタの製造と完全にコンパチブルであり、アンチヒューズは絶縁構造上で有利に形成され得る。 （もっと読む）

【課題】 インプロセス中で生じるチャージの影響を低減させることで、精度の良いカレントミラー比が得られるカレントミラー回路の構成を提供する。
【解決手段】 カレントミラーを構成する隣合うＭＯＳトランジスタのゲート同士を、直接多結晶シリコンを用いて接続し、基板に接続されたヒューズをゲート部に接続することで、インプロセス中でカレントミラー回路を構成する隣り合うＭＯＳトランジスタのゲートが受けるチャージの影響を同量に緩和させることを特徴とする。 （もっと読む）

【課題】 完全空乏型ＳＯＩトランジスタを有する半導体装置において、ウエハ面内の閾値を安定化さることが可能な半導体装置の高歩留安定化システムを提供する。
【解決手段】 完全空乏型ＳＯＩトランジスタを有する半導体装置において、チャネルドープ量の異なる２つのＳＯＩＮＭＯＳトランジスタを並列に接続し、ヒューズトリミングで選択できることを特徴とする。 （もっと読む）