【課題】本発明は、低電力アプリケーションのためにデザインされて低いプログラム電流／電圧を利用して信頼性があって効果的にプログラムできる半導体集積ヒューズ装置及びその形成方法を提供する。
【解決手段】集積ヒューズ装置は陽極、陰極及び陽極と陰極間に形成されたヒューズリンクを含むポリシリコン層である。ヒューズリンクは第１不純物濃度を有するドーピング第１ポリシリコン領域と、前記第１不純物濃度よりもっと高い第２不純物濃度を有するドーピング第２ポリシリコン領域を含むポリシリコン層、及び前記ポリシリコン層上に形成された導電層で、前記ヒューズリンク上の導電層の厚さは変化して、前記ドーピング第１ポリシリコン領域上の導電層部分は第１厚さを有し、前記ドーピング第２ポリシリコン領域上の導電層部分は前記第１厚さより薄い第２厚さを有する導電層を含む。 （もっと読む）

本発明の１つの態様は、集積回路（ＩＣ）（４００ｂ）を提供する。ＩＣは、トランジスタ（４１０ｂ）及びコンタクトヒューズ（４２２ｂ）を含む。コンタクトヒューズは各々導電層（４２４ｂ）を含み、錐体形コンタクト（４２６ｂ）は、導電層に接触する狭い端部と、導電層上に配置される第１の金属層（４２７ｂ）とを有する。錐体形コンタクトの広い端部は第１の金属層に接触する。錐体形コンタクトは、約１．２以上である、狭い端部に対する広い端部の開口の比を有する。コンタクトヒューズは各々、第１の金属層上に配置されて接触するヒートシンク（４３２ｂ）を更に含む。 （もっと読む）

【課題】 プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置を提供する。
【解決手段】 複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部１１、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部１２を備える。 （もっと読む）

集積回路（１０）は、集積回路の視覚的に識別できない特徴の方向性を表示するために集積回路の一部として形成される、視覚的に識別できるインジケーター（１２８、１３０、１３２、又は１３４）を含んでいる。
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【課題】電流容量を増大させるために複数層の配線により給電する半導体集積回路において、各配線に流れる電流を均等化して特定の配線に過大電流が流れることによって発生する断線を防止する。
【解決手段】ＭＯＳＦＥＴ６のソース拡散層６ｂと第２層金属給電配線２ｃとの間を互いに独立した二つの電流経路により接続されている。一つの電流経路は、コンタクトプラグ４ａ、第１層金属層１ｃ、金属層間プラグ５ａ、第２層金属配線２ａおよび第２層金属引き出し配線２ｂを介して第２層金属給電配線２ｃに至る経路であり、もう一つの電流経路は、コンタクトプラグ４ｂ、第１層金属配線１ａ、第１層金属引き出し配線１ｂおよび金属層間プラグ５ｂを介して第２層金属給電配線２ｃに至る経路である。 （もっと読む）

【課題】 ゲート電極に印加する電圧を低減することができるヒューズ素子を提供する。
【解決手段】 半導体基板２０と、半導体基板２０上にゲート絶縁膜６０を介して形成されるゲート電極４０と、ゲート電極４０上に形成されるシリサイド８０と、ゲート電極４０の両側方に形成されるソース／ドレイン拡散層５０と、ゲート電極４０の長手方向の一方に形成されるコンタクト９０と、ゲート電極の長手方向の他方に形成されるコンタクト９０を備える。そして、ゲート電極４０に電流を流すことにより、ゲート電極４０上のシリサイド８０をゲート電極４０に拡散させることを特徴としている。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】 製造に起因するシステマティック不良対策とランダム不良対策とを設計段階において同時に実現可能なパターンの補正処理において、配線長及び配線幅の過度な増加を抑制でき、クロストーク等の回路動作上の問題を改善して、製造歩留まりを向上可能な半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及びこれらを用いて製造された半導体集積回路を提供する。
【解決手段】 緩和処理部１４が、チップ領域上に配線された複数の配線パターン間の間隔を広げて配線パターンの密集を緩和するステップと、チップ検証部１５が、緩和結果を配線情報記憶部から読み出して、緩和結果に対してタイミング及びクロストークを含む回路特性を検証するステップと、太め処理部１６が、第１の設計ルールを用いて配線パターンを太め、太め後の配線パターンを、第１の設計ルールに比べて補正値が大きい第２の設計ルールを用いて更に太めるステップとを含む。 （もっと読む）

【課題】トランジスタのウェル端からの距離を考慮に入れた半導体回路装置の設計方法を提供する。
【解決手段】Ｎウェル１１２およびＰウェル１１３を備えたセルにおいて、Ｎウェル１１２内のコンタクト用Ｎ型領域１０６の中心線１２１からＮウェル端１０１’までの距離ＳＰ０４をトランジスタがレジストからの影響を受けないだけの距離に設定する。ウェル境界１０１からコンタクト用Ｎ型領域１０６の中心線１２１までの距離はＳＰ０４と等しくなっている。Ｐウェル１１３上においてもＮウェル１１２上と同様の設計となっている。このことにより、セル内のトランジスタは一方向のレジストからの影響を考慮したモデリングが可能となる。また、上記条件を満たしたセルアレーを作成することにより、設計精度を向上できる。 （もっと読む）

【課題】半導体基板に寄生する基板インピーダンスを介して電気的に結合する基板結合対策として、ガードリング等による、基板結合に対する低減効果を、設計段階で精度よく予測するシミュレーション手法による大規模半導体集積回路における基板結合の等価回路の生成方法を提供する。
【解決手段】基板結合等価回路の生成方法は、半導体集積回路の形成された半導体チップを水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得る。この等価回路を用いて半導体チップ断面方向に強く局所性を持った不純物濃度分布があっても精度劣化しない基板結合による雑音を解析することを可能とする。 （もっと読む）

【課題】 プログラム中にシリサイド層に形成されるギャップの長さに依存しない抵抗を有するｅヒューズおよびその製造方法を提供する。
【解決手段】 電気的プログラム可能ヒューズ（ｅヒューズ（ｅＦｕｓｅ））は、基板の絶縁酸化物層の上の（１）半導体層、この半導体層に形成された（２）ダイオード、および、ダイオード上に形成された（３）シリサイド層を含む。ダイオードは、Ｎ＋、ｐ−、Ｐ＋、またはＰ＋、ｎ−、Ｎ＋構造を含む。 （もっと読む）

【課題】サージ、ノイズ等の悪影響を低減できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は回路ブロックＣＢ１〜ＣＢＮを含み、回路ブロックＣＢＭは、共用電源ＶＳＳＡの電源線と保護回路ＰＴＪ、ＰＴＫ、ＰＴＬを含む。保護回路ＰＴＪは、ＶＳＳＭからＶＳＳＡへの方向を順方向とするダイオードＤＩ１と、ＶＳＳＡからＶＳＳＭへの方向を順方向とするダイオードＤＩ２を含む。保護回路ＰＴＫは、ＶＳＳからＶＳＳＡへの方向を順方向とするダイオードＤＩ３と、ＶＳＳＡからＶＳＳへの方向を順方向とするダイオードＤＩ４を含む。保護回路ＰＴＬは、ＶＳＳＧからＶＳＳＡへの方向を順方向とするダイオードＤＩ５と、ＶＳＳＡからＶＳＳＧへの方向を順方向とするダイオードＤＩ６を含む。 （もっと読む）

【課題】 本発明の課題は、短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ：処理時間）及びチップ面積を増大させることなくクロストークノイズの発生を抑止すことを目的とする。
【解決手段】 本発明の課題は、コンピュータが回路設計を行う回路設計方法において、該コンピュータが、ノイズエラーの発生を検証するノイズエラー発生検証手順と、前記ノイズエラー発生検証手順によってノイズエラーが発生すると判断したセルに対して、ノイズ許容値を特定するノイズ許容値特定手順と、前記ノイズ許容値特定手順によって特定された前記ノイズ許容値を満たすプロセス工程でのパラメタ値を決定するパラメタ値決定手順とを実行する回路設計方法により達成される。 （もっと読む）

【課題】 Ｉ／Ｏ部からのノイズの侵出を低減することができる半導体集積回路を提供する。
【解決手段】 この半導体集積回路１は、半導体基板２の外周に沿って環状に形成されたＮ型のレトログレードウェル８と、レトログレードウェル８の上層に形成されたＰウェル１５と、Ｐウェル１５の周囲を囲うようにレトログレードウェルの上層に形成されたＮウェル１３、２１と、半導体基板２に形成されたＮウェル２３と、ＮＭＯＳトランジスタ３１がＰウェル１５の中に形成され、ＰＭＯＳトランジスタ３２がＮウェル２３の中に形成されたＩ／Ｏセル７とを具備する。 （もっと読む）

【課題】 本発明の課題は、バッファを挿入することなく負の遅延を回避するように入力トランジスタの構成を変更する回路設計方法を提供すことを目的とする。
【解決手段】 本発明の課題は、コンピュータが回路設計を行う回路設計方法において、該コンピュータが、回路を構成する入力回路のパラメータ値毎に入力スルーの傾きと負荷とで遅延時間の正負を示す複数のパラメータ値テーブルを所定順に参照することによって、負の遅延時間を示す回路が正の遅延時間に変わるときのパラメータ値を取得するパラメータ値取得手順と、前記取得したパラメータ値を用いて、前記回路内の前記入力回路の構成を変更する回路構成変更手順とを実行することにより達成される。 （もっと読む）

【課題】 アンチヒューズとして用いられるＭＯＳキャパシタと、ＬＤＤ構造を有するＭＯＳトランジスタとを、同一基板上に設けてなる半導体装置の製造方法において、ＬＤＤ構造のＭＯＳトランジスタの製造工程で、ＭＯＳキャパシタが破壊される虞のない製造方法を提供する。
【課題の解決手段】 ＭＯＳキャパシタのキャパシタ電極４をシリコン酸化膜６で被覆し、その後、ＭＯＳトランジスタのゲート電極を形成するためのドライエッチング、並びにＭＯＳトランジスタのサイドウォールスペーサを形成するためのドライエッチングを施すことにより、ＭＯＳキャパシタをシリコン酸化膜６で保護して、ドライエッチングによる破壊を防止する。 （もっと読む）

【課題】 ヒューズ素子に接続される保護回路の占有面積を抑制する半導体集積回路装置を提供する。
【解決手段】 表面にＭＯＳＦＥＴ１２等の半導体素子が形成されたシリコン基板１１、シリコン基板１１の表面外側に形成された複数の第１乃至第１０配線層２３ａ〜２３ｇ、この半導体素子に正対する位置を避けたシリコン基板１１の外側に形成され、配線層２３ａ〜２３ｇを介して第１の端子を接地されたヒューズ素子２８、シリコン基板１１とヒューズ素子２８の間に形成された層間絶縁膜３１及び層間絶縁膜３１より機械的強度の弱いポーラス絶縁膜３３、及び、ポーラス絶縁膜３３よりシリコン基板１１に近い側且つヒューズ素子２８に正対する位置に形成され、配線層２３ｄ〜２３ｇを介して一端をヒューズ素子２８の第２の端子に接続され、配線層２３ａを介して他端をＭＯＳＦＥＴ１２に接続された配線抵抗２５を備えている。 （もっと読む）

【課題】プローブ検査専用のバンプ電極を追加しなくてもよく、再配置配線工程後にプローブ検査を実施することができるようにする。
【解決手段】 再配置配線層（２０５）の一端部に第１の下地導電層を形成してその上にバンプ電極（２０８）を設け、再配置配線層（２０５）の他端部に第２の下地導電層を形成してその上に検査パッド（２０９ａ）を設ける。第１下地導電層と第２下地導電層は同一工程で形成された導体膜である。プローブ検査はこれらの検査パッドを用い、バンプ電極形成前のバンプ電極下導電属を併用して実施する。プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。 （もっと読む）

【課題】設計の自由度を確保しながら任意のゲート長やゲート間隔の使用を許容したレイアウトにおいて、光近接効果によるゲート長のばらつきを抑制することができない。
【解決手段】活性なトランジスタとそれに近接するゲートとの間隔を広げる。また、標準セル内の活性なトランジスタとこれに近接するゲートとの距離を離す、あるいは、標準セル内の活性なトランジスタとセル枠との距離を離す、あるいは、活性なトランジスタを含む標準セルに隣接して、活性なトランジスタを含まないスペーサー標準セルを配置するといった手段により間隔を広げる。 （もっと読む）

【課題】装置に対する外部入力によってキャパシタの絶縁膜が破壊されない半導体装置とその製造方法を提供する。
【解決手段】
半導体装置１０の絶縁膜１７は、Ｐ型半導体領域１２上に第１易破壊領域１７ａを備え、Ｎ^＋型半導体領域１３上に第２易破壊領域１７ｂとを備える。Ｐ型半導体領域１２と第１易破壊領域１７ａとキャパシタ電極２０とは、リークパス部を構成する。Ｎ^＋型半導体領域１３と第２易破壊領域１７ｂとキャパシタ電極２０とはＭＯＳキャパシタを構成する。Ｎ型半導体基板１１には電極２２を介して電源電圧Ｖｄｄが印加されているため、外部入力があった場合ダイオードの整流作用からリークパス部を電流が流れやすくなり、プログラミング目的以外で第２易破壊領域１７ｂが破壊されるのを防ぐことができる。 （もっと読む）