【課題】基板上に抵抗素子を備える半導体装置において、シリコン抵抗素子の抵抗値の低下を防ぐ。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとシリコン抵抗素子を備える。抵抗素子は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３７と、からなる。絶縁膜３０は、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ_２、ＺｒＯ_２、ＨｆＡｌＯ、Ａｌ_２Ｏ_３から選ばれる少なくとも一つを有する。 （もっと読む）

【課題】ポリシリコン配線構造を利用する場合にプログラム後の抵抗値のばらつきがなく高抵抗値化が図れ、良好なプログラム特性や高信頼性を有する半導体装置を提供する。
【解決手段】第１の端子部１２ａと、第２の端子部１２ｃと、前記第１および第２の端子部の相互間を接続するヒューズリンク１２ｂとを有する半導体装置であって、前記第１の端子部および前記ヒューズリンクは、不純物イオンがドープされたポリシリコン層とその上に積層された金属元素を含む層とを有し、前記第２の端子部は、前記ヒューズリンクとの接続端側に不純物イオンがドープされていないポリシリコン層とその上に積層された金属元素を含む層とを有する。 （もっと読む）

【課題】従来のものと比較して回路面積が縮小されたヒューズ回路を提供することを課題とする。
【解決手段】ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする半導体装置により、上記課題を解決する。 （もっと読む）

【課題】ＦＤ型トランジスタで構成された電気回路において、電気回路に電力を供給する電源のスイッチングトランジスタを基板電圧で制御することができる半導体装置を提供する。
【解決手段】半導体装置は、基板上の第１のＦｉｎに形成された第１のトランジスタを含む電気回路と、半導体基板上の第２のＦｉｎに形成され、電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、基板に基板電圧を印加するための基板コンタクトとを備え、第１のＦｉｎの幅は、第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、第２のＦｉｎの幅は、第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きい。 （もっと読む）

【課題】MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。
【解決手段】チップ上に集積回路構造を形成する方法は、集積回路構造の設計からアクティブ層を抽出することと、アクティブ層の形状に適合する保護バンドを形成することとを含む。当該保護バンドは、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置される。当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去することと、保護バンドの凸角部を除去することと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与することとを含む。第１および第２間隔は、集積回路構造のSpiceモデル特性決定での同じ間隔として特定され得る。異なる粒度を有するダミー拡散パターンが、拡散密度がチップ上で実質的に均一になるように付与され得る。 （もっと読む）

【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】意図的に導入された実験箇所を含む半導体集積回路装置のレイアウトデータから本来の欠陥のみを抽出する検証装置を提供すること。
【解決手段】検証装置は、設計者により意図的に導入された実験箇所を含む半導体集積回路のレイアウトデータを検証する装置であって、半導体集積回路に対する設計基準および実験箇所を含む１または２以上の検証ルールを生成する検証ルール生成部と、検証ルールに含まれる実験箇所を検証の対象から除外したレイアウトデータを検証ルールのそれぞれについて生成するレイアウトデータ生成部と、実験箇所を検証の対象から除外したレイアウトデータにおいて設計基準を満たさない箇所である欠陥を検証ルールのそれぞれについて抽出する欠陥抽出部とを備える。 （もっと読む）

【課題】高精度なトランジスタ間相対比を求められるアナログ回路を実現できる半導体集積回路装置を小型・低コストで提供する。
【解決手段】１つのウェル領域内にＭＯＳトランジスタを１つのみ配し、複数のそのようなＭＯＳトランジスタを組み合わせてアナログ回路ブロックを構成することで、ウェル領域とチャネル領域間距離を同一にすることができ、高精度な半導体集積回路装置とすることができる。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】周辺回路にストレスを与えずに選択したアンチヒューズ素子を確実に導通させることのできる半導体装置を提供する。
【解決手段】アンチヒューズ素子（Ｍａｆ）を含み、第一及び第二の電源（ＶＤＤ、ＶＳＳ）から電力が供給されて動作する半導体装置であって、ソースが第三の電源（ＶＰＰＳＶ）に、ゲートが制御ノード（ＡＦＣＴＬ）に接続されたドライバトランジスタ（ＰＨ０）と、一端がドライバトランジスタのドレインに他端が第四の電源（ＶＢＢＳＶ）に接続されたアンチヒューズ素子と、第一及び第二の電源に接続され、アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、第三及び第四の電源の電圧を、第一の電源と第二の電源との電圧範囲外の電圧としてアンチヒューズ素子を導通させる。 （もっと読む）

【課題】面積を大きくすることなく遅延量が増大された遅延セルを有する半導体装置を提供する。
【解決手段】Ｎウェル５に形成されたＰＭＯＳトランジスタ５０ｂと、Ｐウェル６に形成されたＮＭＯＳトランジスタ５０ａとからなるＣＭＯＳインバータ５０を有し、このＮウェル５とＰウェル６は上下方向に所定のパターンで配置されており、左右方向に沿って並ぶ、複数の遅延セル９及び通常論理セル１７と、
それぞれが、左右方向に沿って、遅延セル９及び通常論理セル１７に隣接して配置され、上下方向に所定のパターンで配置されたＮウェル５とＰウェル６とを有する、複数の空き領域セル８とを備え、
遅延セル９におけるウェルの配置パターンは、左右に隣接する空き領域セル８のパターンを反転したものであり、通常論理セル１７におけるウェルの配置パターンは、左右に隣接する空き領域セル８におけるパターンと同じである。 （もっと読む）

電気的に作動するデバイスが、第１の電極、第２の電極並びに当該第１及び第２の電極間に堆積させた活性領域を備えている。当該デバイスは、ｉ）第１の電極と活性領域との界面、又はｉｉ）第２の電極と活性領域との界面、又はｉｉｉ）活性領域と第１及び第２の電極のそれぞれとの各界面で局在化された、少なくとも１つのドーパント導入剤又はドーパントをさらに含む。
（もっと読む）

【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】段差パターンに起因するパターン形成不良領域を、段差パターンレイアウト面内で正確かつ短時間に算出する露光不良領域算出方法を得ること。
【解決手段】基板上の段差パターンとしてゲートＧ１を形成した後、ゲートＧ１よりも後にピラーパターンＰを形成するとピラーパターンＰがパターン形成不良となる領域を不良発生危険度マップ２１として算出するために、基板面内でのゲートＧ１のパターンからの距離と露光不良領域となる可能性に関する情報との対応関係と、ゲートＧ１のパターン形成に用いたレイアウトと、を用いる。 （もっと読む）

【課題】回路シミュレーションの精度を向上する。
【解決手段】回路シミュレーション装置３０は、集積回路のレイアウトデータから、対象ＭＯＳトランジスタ１１のゲート１２と対象ＭＯＳトランジスタ１１に隣接するＭＯＳトランジスタ１５、１６のゲート１７、１８との間のゲート間隔Ｓｓ、Ｓｄを抽出し、抽出されたゲート間隔Ｓｓ、Ｓｄから対象ＭＯＳトランジスタ１１のトランジスタモデルパラメータｖｔｈ０’を算出するパラメータ算出手段と、算出されたトランジスタモデルパラメータｖｔｈ０’を用いて前記集積回路の回路シミュレーションを行う回路シミュレーション手段とを備える。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

【課題】セル内の抵抗成分を考慮して自動配置配線が行われた高密度セルを備えた半導体集積装置及び自動配置配線方法を提供する。
【解決手段】ライブラリ内に蓄積されたセルＸ１及びセルＹ２を含む２種類以上のセルから、所定の条件に基づいて選択されたセルが配列された半導体集積装置であって、ライブラリ内に格納された各々のセルの拡散抵抗値を示す情報に基づいて、隣接する列において自動配線配置における最大値ルールを満たすように選択されたセルＸ１、セルＹ２が配列されている。 （もっと読む）

【課題】追加工程なくフューズ下に配線等を配置可能な半導体装置及びその製造方法を提供する。
【解決手段】この半導体装置は、絶縁層に設けられた複数の第１キャパシタ孔５２と、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子（３１、５１）と、を備えている。 （もっと読む）

【課題】レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減する製造方法を提供する。
【解決手段】半導体集積回路の製造方法は、コンピュータによって実行され、第１ゲート電極２１に接続する金属配線と、第１ゲート電極２１とのアンテナ比を検証するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更するステップとを具備する。レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 （もっと読む）