半導体装置およびその製造方法
【課題】基板上に抵抗素子を備える半導体装置において、シリコン抵抗素子の抵抗値の低下を防ぐ。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとシリコン抵抗素子を備える。抵抗素子は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３７と、からなる。絶縁膜３０は、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３から選ばれる少なくとも一つを有する。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとシリコン抵抗素子を備える。抵抗素子は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３７と、からなる。絶縁膜３０は、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３から選ばれる少なくとも一つを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置における抵抗素子として、ポリシリコン抵抗を使用した構造が知られている。ポリシリコンに不純物をドーピングすることにより、所定の抵抗値を得ることができる。例えば、特許文献１には、半導体装置におけるポリシリコン抵抗素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のポリシリコンからなるゲート電極と同じ製造工程で、フィールド絶縁膜上に形成する技術が開示されている。
【０００３】
一方、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴを構成するポリシリコンゲート電極の空乏化による駆動電流の劣化が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術が検討されている。例えば特許文献２には、金属ゲート電極を用いた構造の一つとして、Ｈｉｇｈ−ｋ膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ Sｔａｃｋｓ）構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１７９４９０号公報
【特許文献２】特開２００７−１９４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、ポリシリコン抵抗素子をＭＯＳＦＥＴと同じ製造工程で形成する。このため、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用した場合、ポリシリコン抵抗素子の抵抗値が低下してしまうという問題を生ずる。これは、次のような理由による。
【０００６】
図１６（ａ）は、特許文献１と同様の構成を有するポリシリコン抵抗素子の構成を示す断面図である。図１６（ｂ）は、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用したと想定した場合のポリシリコン抵抗素子の構成を示す断面図である。
【０００７】
ポリシリコン抵抗素子を形成する場合、素子分離領域１０４上にポリシリコン１０６が形成される。この場合、図１６（ａ）に示すように、ポリシリコン１０６に電流が流れる。しかし、図１６（ｂ）のポリシリコン抵抗素子では、ポリシリコン１０６の下に、金属電極１１４が存在するため、ポリシリコン１０６よりも低抵抗な金属電極１１４に大部分の電流が流れてしまう。そのため、抵抗が低くなってしまう。
【課題を解決するための手段】
【０００８】
本発明によれば、基板上に抵抗素子を備える半導体装置であって、前記抵抗素子は、金属膜と、前記金属膜の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたシリコン抵抗層と、からなることを特徴とする半導体装置が提供される。
【０００９】
また、本発明によれば、基板上に抵抗素子を備える半導体装置の製造方法であって、前記基板の上に金属膜を形成する工程と、前記金属膜の上に絶縁膜を形成する工程と、前記絶縁膜の上にシリコン層を形成する工程を含み、前記抵抗素子は、前記金属膜、前記絶縁膜、及び前記シリコン層を有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
上記の構成によれば、抵抗素子を構成するシリコン抵抗層と金属膜との間に絶縁膜が介在するため、金属膜に電流が流れることを防ぐことにより、抵抗値の低下を防止することができる。
【発明の効果】
【００１１】
本発明によれば、基板上に抵抗素子を備える半導体装置において、シリコン抵抗素子の抵抗値の低下を防ぐことができる。また、抵抗素子の抵抗値の温度変化を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明による第１実施形態の半導体装置を示す断面図である。
【図２】第１実施形態の半導体装置の製造工程を示す断面図である。
【図３】第１実施形態の半導体装置の製造工程を示す断面図である。
【図４】第１実施形態の半導体装置の製造工程を示す断面図である。
【図５】第１実施形態の半導体装置の製造工程を示す断面図である。
【図６】第１実施形態の半導体装置の製造工程を示す断面図である。
【図７】第１実施形態の半導体装置の製造工程を示す断面図である。
【図８】第１実施形態の半導体装置の製造工程を示す断面図である。
【図９】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１１】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１２】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１３】本発明による第２実施形態の半導体装置を示す断面図である。
【図１４】第２実施形態の半導体装置の製造工程を示す断面図である。
【図１５】第２実施形態の半導体装置の製造工程を示す断面図である。
【図１６】（ａ）は従来の抵抗素子を示す断面図である。（ｂ）は本願の課題を説明する断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１４】
（第１の実施形態）
図１は、第１実施形態の半導体装置１を示す断面図である。半導体装置１は、基板１０上にＮ＋抵抗素子１００及びＰ＋抵抗素子１０２を備える。本実施形態において、基板１０は半導体基板である。
【００１５】
Ｎ＋抵抗素子１００は、基板１０の上に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたＮ＋のシリコン層（シリコン抵抗層）３５と、からなる。本実施形態においてＮ＋抵抗素子１００は、金属膜２８の下に位置するゲート絶縁膜６５を有している。ゲート絶縁膜６５は、素子分離絶縁膜１４上に形成されている。
【００１６】
Ｎ＋抵抗素子１００は、シリコン層の上に互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有している。コンタクトプラグ８０とシリコン層の間、およびコンタクトプラグ８２とシリコン層（シリコン抵抗層）３５の間にはシリサイド層７２が介在している。ただし平面視においてシリコン層３５のうちコンタクトプラグ８０，８２の相互間に位置する領域には、シリサイド層７２は形成されていない。
【００１７】
Ｐ＋抵抗素子１０２は、基板１０の上に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたＰ＋のシリコン層（シリコン抵抗層）３７と、からなる。
【００１８】
Ｐ＋抵抗素子１０２は、シリコン層３７の上に互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有している。コンタクトプラグ８０とシリコン層３７の間、およびコンタクトプラグ８２とシリコン層の間にはシリサイド層７３が介在している。ただし平面視においてシリコン層３７のうちコンタクトプラグ８０，８２の相互間に位置する領域には、シリサイド層７３は形成されていない。
【００１９】
また、半導体装置１の基板１０は、素子分離絶縁膜１２、１４が形成された素子分離領域と、トランジスタ等の能動素子が形成された素子形成領域とを有している。素子分離領域の少なくとも一部には、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２の少なくとも一方が形成されている。本図に示す例では、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２の双方が形成されている。素子形成領域には、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴが形成されている。ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴは、金属ゲート電極である金属膜２８を有する。
【００２０】
ＮチャネルＭＯＳＦＥＴは、Ｐ型ウエル１６、素子形成領域に設けられたゲート絶縁膜６４と、ゲート絶縁膜６４の上に設けられた金属膜２８と、金属膜２８の上に設けられたシリコン電極３５と、エクステンション領域４８と、Ｄｅｅｐ ＳＤ領域５８とを含む。つまり、ＮチャネルＭＯＳＦＥＴはＭＩＰＳ構造を有している。シリコン電極３５及びＤｅｅｐ ＳＤ領域５８の上にはシリサイド層７２が形成されている。ＮチャネルＭＯＳＦＥＴのゲート電極６６は、金属ゲート電極である金属膜２８、シリコン電極３５、及びシリサイド層７２を有している。
【００２１】
ＰチャネルＭＯＳＦＥＴは、Ｎ型ウエル１８、素子形成領域に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属膜２８と、金属膜２８の上に設けられたシリコン層３７と、エクステンション領域５２と、Ｄｅｅｐ ＳＤ領域６２とを含む。ＰチャネルＭＯＳＦＥＴも、ＮチャネルＭＯＳＦＥＴと同様にＭＩＰＳ構造を有している。シリコン層３７及びＤｅｅｐ ＳＤ領域６２の上にはシリサイド層７３が形成されている。ＰチャネルＭＯＳＦＥＴのゲート電極６７は、金属ゲート電極である金属膜２８、シリコン層３７、及びシリサイド層７３を有している。
【００２２】
またＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴは、それぞれ層間絶縁膜７６に埋め込まれたコンタクトプラグ７８に接続している。
【００２３】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図２〜図１２の断面図を参照して説明する。
【００２４】
まず、図２（ａ）に示すように、基板１０上に素子分離絶縁膜１２、１４を形成する。基板１０には、例えばシリコン基板を用いることができる。素子分離絶縁膜１２、１４の形成方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。次いで、ＮチャネルＭＯＳＦＥＴが形成される領域にＰ型ウエル１６を形成し、ＰチャネルＭＯＳＦＥＴが形成される領域にＮ型ウエル１８を形成する。
【００２５】
次に図２（ｂ）に示すように、界面絶縁膜２０として１．０ｎｍの酸窒化膜を形成する。界面絶縁膜２０は、例えば硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水、熱酸化後によりシリコン酸化膜を形成した後に、プラズマ窒化を行うことにより形成される。
【００２６】
その後、図２（ｃ）に示すように、Ｌａ膜２２を基板１０全面にスパッタ法により形成する。Ｌａ膜２２の膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。ＬａはＮチャネルＭＯＳＦＥＴの閾値電圧制御用の金属である。Ｌａ以外には、Ｄｙを使用することも可能である。
【００２７】
そして、図３（ａ）に示すように、レジストマスク２４を形成する。その後、ウェット処理により、Ｎ型ウエル１８上、および素子分離絶縁膜１４上のＬａ膜を除去する。ウェット処理は、希釈塩酸を用いる。そして図３（ｂ）に示すように、Ｌａ膜の除去後、アッシング処理により、レジストマスク２４を除去する。
【００２８】
次に、図３（ｃ）に示すように高誘電率ゲート絶縁膜２６を形成する。高誘電率ゲート絶縁膜２６は、例えばＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯから選ばれる絶縁膜である。膜厚は、１．０ｎｍ以上、５．０ｎｍ以下である。高誘電率ゲート絶縁膜２６は、ＣＶＤ法、ＡＬ（Ａｔｏｍｉｃ Ｌａｙｅｒ）ＣＶＤ法、スパッタ法のいずれかを用いて形成することができる。続いて、高誘電率ゲート絶縁膜２６上に金属ゲート電極である金属膜２８を形成する。金属膜２８は、例えばＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌから選ばれる少なくとも一つの金属である。金属膜２８の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下である。
【００２９】
次に図４（ａ）に示すように、金属膜２８上に絶縁膜３０を形成する。絶縁膜３０の材料としては、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３等を用いることができる。絶縁膜３０の膜厚は、１〜２０ｎｍである。絶縁膜３０の成膜方法としては、ＣＶＤ法、スパッタ法等を用いることが可能である。
【００３０】
続いて、図４（ｂ）に示すようにレジストマスク３２を形成し、レジストマスク３２に、Ｎ型ウエル１８領域、及びＰ型ウエル１６領域上に位置する開口部を形成する。次いで、図４（ｃ）に示すように、レジストマスク３２をマスクとしてエッチングを行うことにより、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の絶縁膜３０を除去する。この状態において、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属膜２８は絶縁膜３０に被覆されていない。その後、レジストマスク３２を除去する。
【００３１】
そして、図５（ａ）に示すように、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属ゲート電極としての金属膜２８上、及び絶縁膜３０上を含む全面にシリコン層３４を形成する。本実施形態におけるシリコン電極はアモルファスシリコンである。アモルファスシリコンの膜厚は、１０ｎｍ以上、１００ｎｍ以下である。シリコン層３４の材料としては、ポリシリコンを用いてもよい。
【００３２】
次に、図５（ｂ）に示すようにレジストマスク３６を形成する。レジストマスク３６は、Ｎ型ウエル１８領域及びＰ＋抵抗素子を形成する領域それぞれに開口を有している。次いで、レジストマスク３６をマスクとして、シリコン層３４にＰ型不純物であるボロン（Ｂ）を注入する。注入条件は、例えばＢ ２ｋｅＶ ５Ｅ１５ａｔｏｍｓ／ｃｍ２である。この時の注入量により、Ｐ＋抵抗素子１０２の抵抗値を調整することができる。
【００３３】
その後、レジストマスク３６を除去した後に、図５（ｃ）に示すようにレジストマスク３８を形成する。レジストマスク３８は、Ｐ型ウエル１６領域及びＮ＋抵抗素子を形成する領域それぞれに開口を有している。次いでレジストマスク３８をマスクとして、シリコン層３４にＮ型不純物であるリン（Ｐ）を注入する。注入条件は、例えばＰ ４ｋｅＶ ５Ｅ１５ａｔｏｍｓ／ｃｍ２である。この時の注入量により、Ｎ＋抵抗素子１００の抵抗値を調整することができる。
【００３４】
続いて、図６（ａ）に示すように、シリコン層３４上にハードマスク４０を成膜し、さらにハードマスク４０上にレジストマスク４２を形成する。ハードマスク４０は、シリコン酸化膜、シリコン窒化膜から選ばれる膜である。
【００３５】
次に、Ｄｒｙエッチング及びＷｅｔ処理により、図６（ｂ）に示すようにＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴのゲート電極６６，６７、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を形成する。
【００３６】
そして、シリコン窒化膜をＡＬＣＶＤ法より形成し、図７（ａ）に示すように、ゲート電極６６，６７、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２にオフセットスペーサー４４を形成する。オフセットスペーサー４４は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造でもよい。
【００３７】
その後図７（ｂ）に示すように、レジストマスク４６によりＮ型ウエル１８、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｐ型ウエル１６のＮチャネルＭＯＳＦＥＴ形成領域に、エクステンション領域４８をイオン注入により形成する。注入条件は、例えばＢＦ２ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、Ａｓ ２ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３８】
続いて図８（ａ）に示すように、同様にレジストマスク５０によりＰ型ウエル１６、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｎ型ウエル１８に、エクステンション領域５２をイオン注入により形成する。注入条件は、例えばＡｓ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、ＢＦ２ ３ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３９】
次に、シリコン窒化膜もしくはシリコン酸化膜を成膜し、ドライエッチングにより、図８（ｂ）に示すように、サイドウォールスペーサー５４を形成する。
【００４０】
その後図９（ａ）に示すように、レジストマスク５６によりＮ型ウエル１８、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｐ型ウエル１６に、Ｄｅｅｐ ＳＤ領域５８をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ａｓ １５ｋｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度、Ｐ ２０ｋｅＶ ５Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度である。
【００４１】
続いて図９（ｂ）に示すように、同様にレジストマスク６０によりＰ型ウエル１６、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｎ型ウエル１８に、ＤｅｅｐＳＤ領域６２をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ｂ ７ｋｅＶ ５．０Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度、ＢＦ２ ９ｋｅＶ ２Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度である。
【００４２】
そして、レジストマスク６０を除去した後、熱処理を行い、エクステンション、Ｄｅｅｐ ＳＤ領域を活性化させる。熱処理条件は、例えば１０５０℃、略０秒である。この時、ＮチャネルＭＯＳＦＥＴ形成領域のＬａは、高誘電率ゲート絶縁膜２６の中へ拡散する。これにより、ＮチャネルＭＯＳＦＥＴには、Ｌａ含有高誘電率絶縁膜２７が形成される。
【００４３】
次に、図１０（ａ）に示すように、シリサイドブロック層６８を成膜する。シリサイドブロック層６８は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜／シリコン窒化膜積層膜から選択される絶縁膜である。
【００４４】
その後、図１０（ｂ）に示すように、レジストマスク７０により、シリサイドを形成しない領域をマスクする。シリサイドを形成しない領域とは、例えば各抵抗素子の上面であって、かつ各抵抗素子に後述するコンタクトが形成されない領域である。
【００４５】
そして、図１１（ａ）に示すように、レジストマスク７０をマスクとしてドライエッチングを行うことにより、シリサイドブロック層６８を選択的に除去する。その後、レジストマスク７０を除去する。
【００４６】
次に、図１１（ｂ）に示すように、シリサイド層７２，７３を形成する。シリサイド層７２，７３は、ＮｉＳｉを用いる。シリサイド層７２，７３の形成方法は以下の通りである。まず、ＮｉＰｔ膜を全面にスパッタ法により形成し、熱処理により、１次シリサイド層を形成した後、余剰ＮｉＰｔ膜を王水により除去する。更に熱処理を施すことにより、２次シリサイド膜であるＮｉＰｔＳｉ膜であるシリサイド層７２，７３が得られる。シリサイド層７２，７３としては、ＮｉＰｔＳｉの他に、ＮｉＳｉ、ＰｔＳｉ等を用いることができる。
【００４７】
続いて、図１２（ａ）に示すように、コンタクトエッチングストッパー膜７４を成膜する。コンタクトエッチングストッパー膜７４は例えばはシリコン窒化膜であり、その膜厚は１０ｎｍ以上１００ｎｍ以下である。そして、図１２（ｂ）に示すように、シリコン酸化膜からなる層間絶縁膜７６を成膜する。さらに、コンタクトプラグ７８、８０、８２を形成することにより、図１の半導体装置１が得られる。
【００４８】
次に、本実施形態の作用効果を説明する。本実施形態におけるＮ＋抵抗素子１００は、シリコン層と金属膜２８の間に、絶縁膜３０が介在している。このため、第１のコンタクトプラグ８０から第２のコンタクトプラグ８２へ電流を流した場合、電流が金属膜２８に流れることがなく、シリコン層３５を流れる。したがって、Ｎ＋抵抗素子１００は抵抗値が下がることなく、抵抗素子として十分に使用可能である。本実施形態のＰ＋抵抗素子１０２についても全く同様の効果を有する。
【００４９】
また、金属膜２８に電流が流れずにシリコン層３５のみに電流が流れることは、抵抗値の温度係数を極めて小さくできるという優れた効果をも有する。これは、金属の場合、シリコンに比べて抵抗率の温度係数が大きいため、シリコン層３５と金属膜２８の間に絶縁膜３０が設けられていない構成では、大部分の電流が金属膜２８に流れることにより、抵抗値の温度係数が大きくなるからである。
【００５０】
本実施形態の抵抗素子は、シリコン層と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有する。このため、製造プロセスを複雑化することなく、素子形成領域におけるＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同時に製造可能である。したがって、製造コストを低減することができる。
【００５１】
なお、図１６（ｂ）において、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用する際、ポリシリコン抵抗素子に金属電極１１４を設けない構成とすることも考えられる。しかしながら、かかる構成では素子形成部に設けられたトランジスタ（不図示）に対して、ポリシリコン抵抗素子の高さが低くなってしまう。このような高さの違いは、その後の層間絶縁膜形成工程において段差を生じで悪影響を与える。さらに、製造プロセスが複雑になるという問題もある。
【００５２】
これに対して本実施形態の抵抗素子では、シリコン層と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有するため、抵抗素子とＭＯＳＦＥＴの高さは略同一であり、その後の工程に与える影響はない。
【００５３】
（第２実施形態）
図１３は、第２実施形態の半導体装置２を示す断面図である。半導体装置２は、素子分離絶縁膜１４の上に、ヒューズ素子１０４をさらに備える点で、第１実施形態にかかる半導体装置１と異なる。
【００５４】
本実施形態の半導体装置２におけるヒューズ素子１０４は、金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７５と、を有する。本実施形態においてシリコン層３４はノンドープシリコンである。本実施形態においてヒューズ素子１０４は、金属膜２８の下に位置するゲート絶縁膜６５を有している。ゲート絶縁膜６５は、素子分離絶縁膜１４上に形成されている。
【００５５】
ヒューズ素子１０４は、シリサイド層７５上に、互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有する。コンタクトプラグ８０とコンタクトプラグ８２は、シリサイド層７５により電気的に接続されている。
【００５６】
本実施形態の半導体装置２におけるヒューズ素子１０４は、シリコン層３４がノンドープである点、およびシリサイド層７５によりコンタクトプラグ８０とコンタクトプラグ８２が電気的に接続されている点で、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２と異なっている。それ以外は、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２と同様の構成である。
【００５７】
かかるヒューズ素子１０４において、コンタクトプラグ８０とコンタクトプラグ８２の間に過電流を流すと、発生した熱によりシリサイド層がダイシリサイド化して、高抵抗化し、ヒューズを切断するという動作をする。
【００５８】
このようなヒューズ素子においても、シリコン層３４と金属膜２８との間に、絶縁膜３０が介在することで、電流が金属膜２８に流れるのを防ぐことができる。絶縁膜３０が無い場合には、シリサイド層７５に過電流が流れにくくなるため、ヒューズが切断されにくい。また、ヒューズが切断された後も、金属膜２８を介して、コンタクトプラグ間に電流が流れてしまう。本実施形態の構成によれば、かかる問題点も解決することができる。
【００５９】
次に、半導体装置２の製造方法を説明する。
半導体装置２は、第１実施形態の半導体装置１と略同様のプロセスにより製造される。第１の実施形態に示した図２（ａ）〜図５（ａ）までの工程は、第１実施形態と同様である。ただし、シリコン層３４にＰ型不純物を注入する工程（第１の実施形態における図５（ｂ）に相当）において、図１４（ａ）に示すように、ヒューズ素子形成領域をレジストマスク３６で覆い、Ｐ型不純物を注入しない。同様に、シリコン層３４にＮ型不純物を注入する工程（第１の実施形態における図５（ｃ）に相当）において、図１４（ｂ）に示すように、ヒューズ素子形成領域をレジストマスク３８で覆い、Ｎ型不純物を注入しない。
【００６０】
続いて、図６（ａ）〜図１０（ａ）までの工程も、第１実施形態と同様の工程により製造を行う。そして、シリサイドブロック層６８を形成する工程において、本実施形態では、ヒューズ素子のシリコン層３４の上にはシリサイドブロック層を形成せず（図１５（ａ））、ヒューズ素子にはシリサイド層７５をシリコン層３４の表面全面に形成する（図１５（ｂ））。その後の工程は、第１実施形態と同様である。
【００６１】
なお、本実施形態では、ヒューズ素子のシリコン層３４の表面全面にシリサイド層７５を形成する例を示したが、コンタクトプラグ８０とコンタクトプラグ８２を電気的に接続する範囲であれば、シリコン層３４の表面全面に形成する必要はないことは言うまでもない。
【符号の説明】
【００６２】
１，２ 半導体装置
１０ 半導体基板
１２ 素子分離絶縁膜（ＳＴＩ）
１４ 素子分離絶縁膜（ＳＴＩ）
１６ Ｐ型ウエル
１８ Ｎ型ウエル
２０ 界面絶縁膜
２２ Ｌａ膜
２４、３２、３６、３８、４２、４６、５０、５６、６０，７０ レジストマスク
２６ 高誘電率ゲート絶縁膜
２７ Ｌａ含有高誘電率ゲート絶縁膜
２８ 金属膜
３０ 絶縁膜
３４、３５，３７ シリコン層
４０ ハードマスク
４４ オフセットスペーサー
４８ エクステンション領域
５２ エクステンション領域
５４ サイドウォールスペーサー
５８ Ｄｅｅｐ ＳＤ領域
６２ Ｄｅｅｐ ＳＤ領域
６４ ゲート絶縁膜
６５ ゲート絶縁膜
６６ ゲート電極
６７ ゲート電極
６８ シリサイドブロック層
７２，７３，７５ シリサイド層
７４ コンタクトエッチングストッパー膜
７６ 層間絶縁膜
７８ コンタクトプラグ
８０ コンタクトプラグ
８２ コンタクトプラグ
１００ Ｎ＋抵抗素子
１０２ Ｐ＋抵抗素子
１０４ ヒューズ素子
【技術分野】
【０００１】
本発明は、抵抗素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置における抵抗素子として、ポリシリコン抵抗を使用した構造が知られている。ポリシリコンに不純物をドーピングすることにより、所定の抵抗値を得ることができる。例えば、特許文献１には、半導体装置におけるポリシリコン抵抗素子として、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のポリシリコンからなるゲート電極と同じ製造工程で、フィールド絶縁膜上に形成する技術が開示されている。
【０００３】
一方、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴを構成するポリシリコンゲート電極の空乏化による駆動電流の劣化が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術が検討されている。例えば特許文献２には、金属ゲート電極を用いた構造の一つとして、Ｈｉｇｈ−ｋ膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ Sｔａｃｋｓ）構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１７９４９０号公報
【特許文献２】特開２００７−１９４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、ポリシリコン抵抗素子をＭＯＳＦＥＴと同じ製造工程で形成する。このため、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用した場合、ポリシリコン抵抗素子の抵抗値が低下してしまうという問題を生ずる。これは、次のような理由による。
【０００６】
図１６（ａ）は、特許文献１と同様の構成を有するポリシリコン抵抗素子の構成を示す断面図である。図１６（ｂ）は、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用したと想定した場合のポリシリコン抵抗素子の構成を示す断面図である。
【０００７】
ポリシリコン抵抗素子を形成する場合、素子分離領域１０４上にポリシリコン１０６が形成される。この場合、図１６（ａ）に示すように、ポリシリコン１０６に電流が流れる。しかし、図１６（ｂ）のポリシリコン抵抗素子では、ポリシリコン１０６の下に、金属電極１１４が存在するため、ポリシリコン１０６よりも低抵抗な金属電極１１４に大部分の電流が流れてしまう。そのため、抵抗が低くなってしまう。
【課題を解決するための手段】
【０００８】
本発明によれば、基板上に抵抗素子を備える半導体装置であって、前記抵抗素子は、金属膜と、前記金属膜の上に設けられた絶縁膜と、前記絶縁膜の上に設けられたシリコン抵抗層と、からなることを特徴とする半導体装置が提供される。
【０００９】
また、本発明によれば、基板上に抵抗素子を備える半導体装置の製造方法であって、前記基板の上に金属膜を形成する工程と、前記金属膜の上に絶縁膜を形成する工程と、前記絶縁膜の上にシリコン層を形成する工程を含み、前記抵抗素子は、前記金属膜、前記絶縁膜、及び前記シリコン層を有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
上記の構成によれば、抵抗素子を構成するシリコン抵抗層と金属膜との間に絶縁膜が介在するため、金属膜に電流が流れることを防ぐことにより、抵抗値の低下を防止することができる。
【発明の効果】
【００１１】
本発明によれば、基板上に抵抗素子を備える半導体装置において、シリコン抵抗素子の抵抗値の低下を防ぐことができる。また、抵抗素子の抵抗値の温度変化を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明による第１実施形態の半導体装置を示す断面図である。
【図２】第１実施形態の半導体装置の製造工程を示す断面図である。
【図３】第１実施形態の半導体装置の製造工程を示す断面図である。
【図４】第１実施形態の半導体装置の製造工程を示す断面図である。
【図５】第１実施形態の半導体装置の製造工程を示す断面図である。
【図６】第１実施形態の半導体装置の製造工程を示す断面図である。
【図７】第１実施形態の半導体装置の製造工程を示す断面図である。
【図８】第１実施形態の半導体装置の製造工程を示す断面図である。
【図９】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１１】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１２】第１実施形態の半導体装置の製造工程を示す断面図である。
【図１３】本発明による第２実施形態の半導体装置を示す断面図である。
【図１４】第２実施形態の半導体装置の製造工程を示す断面図である。
【図１５】第２実施形態の半導体装置の製造工程を示す断面図である。
【図１６】（ａ）は従来の抵抗素子を示す断面図である。（ｂ）は本願の課題を説明する断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１４】
（第１の実施形態）
図１は、第１実施形態の半導体装置１を示す断面図である。半導体装置１は、基板１０上にＮ＋抵抗素子１００及びＰ＋抵抗素子１０２を備える。本実施形態において、基板１０は半導体基板である。
【００１５】
Ｎ＋抵抗素子１００は、基板１０の上に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたＮ＋のシリコン層（シリコン抵抗層）３５と、からなる。本実施形態においてＮ＋抵抗素子１００は、金属膜２８の下に位置するゲート絶縁膜６５を有している。ゲート絶縁膜６５は、素子分離絶縁膜１４上に形成されている。
【００１６】
Ｎ＋抵抗素子１００は、シリコン層の上に互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有している。コンタクトプラグ８０とシリコン層の間、およびコンタクトプラグ８２とシリコン層（シリコン抵抗層）３５の間にはシリサイド層７２が介在している。ただし平面視においてシリコン層３５のうちコンタクトプラグ８０，８２の相互間に位置する領域には、シリサイド層７２は形成されていない。
【００１７】
Ｐ＋抵抗素子１０２は、基板１０の上に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたＰ＋のシリコン層（シリコン抵抗層）３７と、からなる。
【００１８】
Ｐ＋抵抗素子１０２は、シリコン層３７の上に互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有している。コンタクトプラグ８０とシリコン層３７の間、およびコンタクトプラグ８２とシリコン層の間にはシリサイド層７３が介在している。ただし平面視においてシリコン層３７のうちコンタクトプラグ８０，８２の相互間に位置する領域には、シリサイド層７３は形成されていない。
【００１９】
また、半導体装置１の基板１０は、素子分離絶縁膜１２、１４が形成された素子分離領域と、トランジスタ等の能動素子が形成された素子形成領域とを有している。素子分離領域の少なくとも一部には、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２の少なくとも一方が形成されている。本図に示す例では、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２の双方が形成されている。素子形成領域には、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴが形成されている。ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴは、金属ゲート電極である金属膜２８を有する。
【００２０】
ＮチャネルＭＯＳＦＥＴは、Ｐ型ウエル１６、素子形成領域に設けられたゲート絶縁膜６４と、ゲート絶縁膜６４の上に設けられた金属膜２８と、金属膜２８の上に設けられたシリコン電極３５と、エクステンション領域４８と、Ｄｅｅｐ ＳＤ領域５８とを含む。つまり、ＮチャネルＭＯＳＦＥＴはＭＩＰＳ構造を有している。シリコン電極３５及びＤｅｅｐ ＳＤ領域５８の上にはシリサイド層７２が形成されている。ＮチャネルＭＯＳＦＥＴのゲート電極６６は、金属ゲート電極である金属膜２８、シリコン電極３５、及びシリサイド層７２を有している。
【００２１】
ＰチャネルＭＯＳＦＥＴは、Ｎ型ウエル１８、素子形成領域に設けられたゲート絶縁膜６５と、ゲート絶縁膜６５の上に設けられた金属膜２８と、金属膜２８の上に設けられたシリコン層３７と、エクステンション領域５２と、Ｄｅｅｐ ＳＤ領域６２とを含む。ＰチャネルＭＯＳＦＥＴも、ＮチャネルＭＯＳＦＥＴと同様にＭＩＰＳ構造を有している。シリコン層３７及びＤｅｅｐ ＳＤ領域６２の上にはシリサイド層７３が形成されている。ＰチャネルＭＯＳＦＥＴのゲート電極６７は、金属ゲート電極である金属膜２８、シリコン層３７、及びシリサイド層７３を有している。
【００２２】
またＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴは、それぞれ層間絶縁膜７６に埋め込まれたコンタクトプラグ７８に接続している。
【００２３】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図２〜図１２の断面図を参照して説明する。
【００２４】
まず、図２（ａ）に示すように、基板１０上に素子分離絶縁膜１２、１４を形成する。基板１０には、例えばシリコン基板を用いることができる。素子分離絶縁膜１２、１４の形成方法は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。次いで、ＮチャネルＭＯＳＦＥＴが形成される領域にＰ型ウエル１６を形成し、ＰチャネルＭＯＳＦＥＴが形成される領域にＮ型ウエル１８を形成する。
【００２５】
次に図２（ｂ）に示すように、界面絶縁膜２０として１．０ｎｍの酸窒化膜を形成する。界面絶縁膜２０は、例えば硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水、熱酸化後によりシリコン酸化膜を形成した後に、プラズマ窒化を行うことにより形成される。
【００２６】
その後、図２（ｃ）に示すように、Ｌａ膜２２を基板１０全面にスパッタ法により形成する。Ｌａ膜２２の膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。ＬａはＮチャネルＭＯＳＦＥＴの閾値電圧制御用の金属である。Ｌａ以外には、Ｄｙを使用することも可能である。
【００２７】
そして、図３（ａ）に示すように、レジストマスク２４を形成する。その後、ウェット処理により、Ｎ型ウエル１８上、および素子分離絶縁膜１４上のＬａ膜を除去する。ウェット処理は、希釈塩酸を用いる。そして図３（ｂ）に示すように、Ｌａ膜の除去後、アッシング処理により、レジストマスク２４を除去する。
【００２８】
次に、図３（ｃ）に示すように高誘電率ゲート絶縁膜２６を形成する。高誘電率ゲート絶縁膜２６は、例えばＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯから選ばれる絶縁膜である。膜厚は、１．０ｎｍ以上、５．０ｎｍ以下である。高誘電率ゲート絶縁膜２６は、ＣＶＤ法、ＡＬ（Ａｔｏｍｉｃ Ｌａｙｅｒ）ＣＶＤ法、スパッタ法のいずれかを用いて形成することができる。続いて、高誘電率ゲート絶縁膜２６上に金属ゲート電極である金属膜２８を形成する。金属膜２８は、例えばＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌから選ばれる少なくとも一つの金属である。金属膜２８の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下である。
【００２９】
次に図４（ａ）に示すように、金属膜２８上に絶縁膜３０を形成する。絶縁膜３０の材料としては、シリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３等を用いることができる。絶縁膜３０の膜厚は、１〜２０ｎｍである。絶縁膜３０の成膜方法としては、ＣＶＤ法、スパッタ法等を用いることが可能である。
【００３０】
続いて、図４（ｂ）に示すようにレジストマスク３２を形成し、レジストマスク３２に、Ｎ型ウエル１８領域、及びＰ型ウエル１６領域上に位置する開口部を形成する。次いで、図４（ｃ）に示すように、レジストマスク３２をマスクとしてエッチングを行うことにより、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の絶縁膜３０を除去する。この状態において、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属膜２８は絶縁膜３０に被覆されていない。その後、レジストマスク３２を除去する。
【００３１】
そして、図５（ａ）に示すように、Ｎ型ウエル１８領域及びＰ型ウエル１６領域の金属ゲート電極としての金属膜２８上、及び絶縁膜３０上を含む全面にシリコン層３４を形成する。本実施形態におけるシリコン電極はアモルファスシリコンである。アモルファスシリコンの膜厚は、１０ｎｍ以上、１００ｎｍ以下である。シリコン層３４の材料としては、ポリシリコンを用いてもよい。
【００３２】
次に、図５（ｂ）に示すようにレジストマスク３６を形成する。レジストマスク３６は、Ｎ型ウエル１８領域及びＰ＋抵抗素子を形成する領域それぞれに開口を有している。次いで、レジストマスク３６をマスクとして、シリコン層３４にＰ型不純物であるボロン（Ｂ）を注入する。注入条件は、例えばＢ ２ｋｅＶ ５Ｅ１５ａｔｏｍｓ／ｃｍ２である。この時の注入量により、Ｐ＋抵抗素子１０２の抵抗値を調整することができる。
【００３３】
その後、レジストマスク３６を除去した後に、図５（ｃ）に示すようにレジストマスク３８を形成する。レジストマスク３８は、Ｐ型ウエル１６領域及びＮ＋抵抗素子を形成する領域それぞれに開口を有している。次いでレジストマスク３８をマスクとして、シリコン層３４にＮ型不純物であるリン（Ｐ）を注入する。注入条件は、例えばＰ ４ｋｅＶ ５Ｅ１５ａｔｏｍｓ／ｃｍ２である。この時の注入量により、Ｎ＋抵抗素子１００の抵抗値を調整することができる。
【００３４】
続いて、図６（ａ）に示すように、シリコン層３４上にハードマスク４０を成膜し、さらにハードマスク４０上にレジストマスク４２を形成する。ハードマスク４０は、シリコン酸化膜、シリコン窒化膜から選ばれる膜である。
【００３５】
次に、Ｄｒｙエッチング及びＷｅｔ処理により、図６（ｂ）に示すようにＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴのゲート電極６６，６７、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を形成する。
【００３６】
そして、シリコン窒化膜をＡＬＣＶＤ法より形成し、図７（ａ）に示すように、ゲート電極６６，６７、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２にオフセットスペーサー４４を形成する。オフセットスペーサー４４は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造でもよい。
【００３７】
その後図７（ｂ）に示すように、レジストマスク４６によりＮ型ウエル１８、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｐ型ウエル１６のＮチャネルＭＯＳＦＥＴ形成領域に、エクステンション領域４８をイオン注入により形成する。注入条件は、例えばＢＦ２ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、Ａｓ ２ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３８】
続いて図８（ａ）に示すように、同様にレジストマスク５０によりＰ型ウエル１６、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｎ型ウエル１８に、エクステンション領域５２をイオン注入により形成する。注入条件は、例えばＡｓ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度、ＢＦ２ ３ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度である。
【００３９】
次に、シリコン窒化膜もしくはシリコン酸化膜を成膜し、ドライエッチングにより、図８（ｂ）に示すように、サイドウォールスペーサー５４を形成する。
【００４０】
その後図９（ａ）に示すように、レジストマスク５６によりＮ型ウエル１８、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｐ型ウエル１６に、Ｄｅｅｐ ＳＤ領域５８をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ａｓ １５ｋｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度、Ｐ ２０ｋｅＶ ５Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度である。
【００４１】
続いて図９（ｂ）に示すように、同様にレジストマスク６０によりＰ型ウエル１６、Ｎ＋抵抗素子１００、及びＰ＋抵抗素子１０２を覆った後、Ｎ型ウエル１８に、ＤｅｅｐＳＤ領域６２をイオン注入により形成する。注入条件は、例えばＧｅ ３０ｋｅＶ ５Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ｂ ７ｋｅＶ ５．０Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度、ＢＦ２ ９ｋｅＶ ２Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度である。
【００４２】
そして、レジストマスク６０を除去した後、熱処理を行い、エクステンション、Ｄｅｅｐ ＳＤ領域を活性化させる。熱処理条件は、例えば１０５０℃、略０秒である。この時、ＮチャネルＭＯＳＦＥＴ形成領域のＬａは、高誘電率ゲート絶縁膜２６の中へ拡散する。これにより、ＮチャネルＭＯＳＦＥＴには、Ｌａ含有高誘電率絶縁膜２７が形成される。
【００４３】
次に、図１０（ａ）に示すように、シリサイドブロック層６８を成膜する。シリサイドブロック層６８は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜／シリコン窒化膜積層膜から選択される絶縁膜である。
【００４４】
その後、図１０（ｂ）に示すように、レジストマスク７０により、シリサイドを形成しない領域をマスクする。シリサイドを形成しない領域とは、例えば各抵抗素子の上面であって、かつ各抵抗素子に後述するコンタクトが形成されない領域である。
【００４５】
そして、図１１（ａ）に示すように、レジストマスク７０をマスクとしてドライエッチングを行うことにより、シリサイドブロック層６８を選択的に除去する。その後、レジストマスク７０を除去する。
【００４６】
次に、図１１（ｂ）に示すように、シリサイド層７２，７３を形成する。シリサイド層７２，７３は、ＮｉＳｉを用いる。シリサイド層７２，７３の形成方法は以下の通りである。まず、ＮｉＰｔ膜を全面にスパッタ法により形成し、熱処理により、１次シリサイド層を形成した後、余剰ＮｉＰｔ膜を王水により除去する。更に熱処理を施すことにより、２次シリサイド膜であるＮｉＰｔＳｉ膜であるシリサイド層７２，７３が得られる。シリサイド層７２，７３としては、ＮｉＰｔＳｉの他に、ＮｉＳｉ、ＰｔＳｉ等を用いることができる。
【００４７】
続いて、図１２（ａ）に示すように、コンタクトエッチングストッパー膜７４を成膜する。コンタクトエッチングストッパー膜７４は例えばはシリコン窒化膜であり、その膜厚は１０ｎｍ以上１００ｎｍ以下である。そして、図１２（ｂ）に示すように、シリコン酸化膜からなる層間絶縁膜７６を成膜する。さらに、コンタクトプラグ７８、８０、８２を形成することにより、図１の半導体装置１が得られる。
【００４８】
次に、本実施形態の作用効果を説明する。本実施形態におけるＮ＋抵抗素子１００は、シリコン層と金属膜２８の間に、絶縁膜３０が介在している。このため、第１のコンタクトプラグ８０から第２のコンタクトプラグ８２へ電流を流した場合、電流が金属膜２８に流れることがなく、シリコン層３５を流れる。したがって、Ｎ＋抵抗素子１００は抵抗値が下がることなく、抵抗素子として十分に使用可能である。本実施形態のＰ＋抵抗素子１０２についても全く同様の効果を有する。
【００４９】
また、金属膜２８に電流が流れずにシリコン層３５のみに電流が流れることは、抵抗値の温度係数を極めて小さくできるという優れた効果をも有する。これは、金属の場合、シリコンに比べて抵抗率の温度係数が大きいため、シリコン層３５と金属膜２８の間に絶縁膜３０が設けられていない構成では、大部分の電流が金属膜２８に流れることにより、抵抗値の温度係数が大きくなるからである。
【００５０】
本実施形態の抵抗素子は、シリコン層と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有する。このため、製造プロセスを複雑化することなく、素子形成領域におけるＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同時に製造可能である。したがって、製造コストを低減することができる。
【００５１】
なお、図１６（ｂ）において、特許文献１の技術に、特許文献２のＭＩＰＳ構造を単純に適用する際、ポリシリコン抵抗素子に金属電極１１４を設けない構成とすることも考えられる。しかしながら、かかる構成では素子形成部に設けられたトランジスタ（不図示）に対して、ポリシリコン抵抗素子の高さが低くなってしまう。このような高さの違いは、その後の層間絶縁膜形成工程において段差を生じで悪影響を与える。さらに、製造プロセスが複雑になるという問題もある。
【００５２】
これに対して本実施形態の抵抗素子では、シリコン層と金属膜２８の間に、絶縁膜３０が介在する点以外は、ＮチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴと同様の構成を有するため、抵抗素子とＭＯＳＦＥＴの高さは略同一であり、その後の工程に与える影響はない。
【００５３】
（第２実施形態）
図１３は、第２実施形態の半導体装置２を示す断面図である。半導体装置２は、素子分離絶縁膜１４の上に、ヒューズ素子１０４をさらに備える点で、第１実施形態にかかる半導体装置１と異なる。
【００５４】
本実施形態の半導体装置２におけるヒューズ素子１０４は、金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７５と、を有する。本実施形態においてシリコン層３４はノンドープシリコンである。本実施形態においてヒューズ素子１０４は、金属膜２８の下に位置するゲート絶縁膜６５を有している。ゲート絶縁膜６５は、素子分離絶縁膜１４上に形成されている。
【００５５】
ヒューズ素子１０４は、シリサイド層７５上に、互いに間隔を隔てて配置されたコンタクトプラグ８０（第１のコンタクトプラグ）およびコンタクトプラグ８２（第２のコンタクトプラグ）を有する。コンタクトプラグ８０とコンタクトプラグ８２は、シリサイド層７５により電気的に接続されている。
【００５６】
本実施形態の半導体装置２におけるヒューズ素子１０４は、シリコン層３４がノンドープである点、およびシリサイド層７５によりコンタクトプラグ８０とコンタクトプラグ８２が電気的に接続されている点で、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２と異なっている。それ以外は、Ｎ＋抵抗素子１００及びＰ＋抵抗素子１０２と同様の構成である。
【００５７】
かかるヒューズ素子１０４において、コンタクトプラグ８０とコンタクトプラグ８２の間に過電流を流すと、発生した熱によりシリサイド層がダイシリサイド化して、高抵抗化し、ヒューズを切断するという動作をする。
【００５８】
このようなヒューズ素子においても、シリコン層３４と金属膜２８との間に、絶縁膜３０が介在することで、電流が金属膜２８に流れるのを防ぐことができる。絶縁膜３０が無い場合には、シリサイド層７５に過電流が流れにくくなるため、ヒューズが切断されにくい。また、ヒューズが切断された後も、金属膜２８を介して、コンタクトプラグ間に電流が流れてしまう。本実施形態の構成によれば、かかる問題点も解決することができる。
【００５９】
次に、半導体装置２の製造方法を説明する。
半導体装置２は、第１実施形態の半導体装置１と略同様のプロセスにより製造される。第１の実施形態に示した図２（ａ）〜図５（ａ）までの工程は、第１実施形態と同様である。ただし、シリコン層３４にＰ型不純物を注入する工程（第１の実施形態における図５（ｂ）に相当）において、図１４（ａ）に示すように、ヒューズ素子形成領域をレジストマスク３６で覆い、Ｐ型不純物を注入しない。同様に、シリコン層３４にＮ型不純物を注入する工程（第１の実施形態における図５（ｃ）に相当）において、図１４（ｂ）に示すように、ヒューズ素子形成領域をレジストマスク３８で覆い、Ｎ型不純物を注入しない。
【００６０】
続いて、図６（ａ）〜図１０（ａ）までの工程も、第１実施形態と同様の工程により製造を行う。そして、シリサイドブロック層６８を形成する工程において、本実施形態では、ヒューズ素子のシリコン層３４の上にはシリサイドブロック層を形成せず（図１５（ａ））、ヒューズ素子にはシリサイド層７５をシリコン層３４の表面全面に形成する（図１５（ｂ））。その後の工程は、第１実施形態と同様である。
【００６１】
なお、本実施形態では、ヒューズ素子のシリコン層３４の表面全面にシリサイド層７５を形成する例を示したが、コンタクトプラグ８０とコンタクトプラグ８２を電気的に接続する範囲であれば、シリコン層３４の表面全面に形成する必要はないことは言うまでもない。
【符号の説明】
【００６２】
１，２ 半導体装置
１０ 半導体基板
１２ 素子分離絶縁膜（ＳＴＩ）
１４ 素子分離絶縁膜（ＳＴＩ）
１６ Ｐ型ウエル
１８ Ｎ型ウエル
２０ 界面絶縁膜
２２ Ｌａ膜
２４、３２、３６、３８、４２、４６、５０、５６、６０，７０ レジストマスク
２６ 高誘電率ゲート絶縁膜
２７ Ｌａ含有高誘電率ゲート絶縁膜
２８ 金属膜
３０ 絶縁膜
３４、３５，３７ シリコン層
４０ ハードマスク
４４ オフセットスペーサー
４８ エクステンション領域
５２ エクステンション領域
５４ サイドウォールスペーサー
５８ Ｄｅｅｐ ＳＤ領域
６２ Ｄｅｅｐ ＳＤ領域
６４ ゲート絶縁膜
６５ ゲート絶縁膜
６６ ゲート電極
６７ ゲート電極
６８ シリサイドブロック層
７２，７３，７５ シリサイド層
７４ コンタクトエッチングストッパー膜
７６ 層間絶縁膜
７８ コンタクトプラグ
８０ コンタクトプラグ
８２ コンタクトプラグ
１００ Ｎ＋抵抗素子
１０２ Ｐ＋抵抗素子
１０４ ヒューズ素子
【特許請求の範囲】
【請求項１】
基板上に抵抗素子を備える半導体装置であって、
前記抵抗素子は、
金属膜と、
前記金属膜の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたシリコン抵抗層と、
からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜はシリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３から選ばれる少なくとも一つを有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記抵抗素子は、前記基板と前記金属膜との間に位置するゲート絶縁膜をさらに含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記基板は、素子分離領域と素子形成領域とに区画されており、
前記素子分離領域の少なくとも一部に前記抵抗素子を備え、
前記素子形成領域には、金属ゲート電極を有するＭＯＳトランジスタをさらに備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ＭＯＳトランジスタは、
前記基板の前記素子形成領域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた前記金属ゲート電極と、
前記金属ゲート電極の上に設けられたシリコン電極と、
を含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記抵抗素子は、前記シリコン抵抗層の上に互いに間隔を隔てて配置された第１のコンタクトプラグおよび第２のコンタクトプラグを有し、前記第１および第２のコンタクトプラグと前記シリコン抵抗層の間にシリサイド層が介在することを特徴とする半導体装置。
【請求項７】
基板上に抵抗素子を備える半導体装置の製造方法であって、
前記基板の上に金属膜を形成する工程と、
前記金属膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上にシリコン層を形成する工程を含み、
前記抵抗素子は、前記金属膜、前記絶縁膜、及び前記シリコン層を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記基板は、前記抵抗素子が少なくとも一部に形成される素子分離領域と、ＭＯＳトランジスタが形成される素子形成領域とに区画されており、
前記基板の上に前記金属膜を形成する工程は、前記素子分離領域において前記抵抗素子の金属膜を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの金属ゲート電極を形成する工程を含み、
前記金属膜の上に前記絶縁膜を形成する工程において、前記素子分離領域において前記抵抗素子の前記金属膜の上に前記絶縁膜を形成し、かつ前記金属ゲート電極の上に前記絶縁膜を形成せず、
前記絶縁膜の上に前記シリコン層を形成する工程は、前記素子分離領域において前記抵抗素子の前記絶縁膜の上にシリコン抵抗層を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの前記金属ゲート電極の上にシリコン電極を形成する工程と、を含む半導体装置の製造方法。
【請求項９】
請求項７または８に記載の半導体装置の製造方法において、
前記基板の上に前記金属膜を形成する工程の前に、前記基板の上にゲート絶縁膜を形成する工程をさらに含む、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記基板の上に前記ゲート絶縁膜を形成する工程は、前記素子分離領域に前記金属膜の下に位置するゲート絶縁膜を形成すると同時に、前記素子形成領域に前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程を含む、半導体装置の製造方法。
【請求項１】
基板上に抵抗素子を備える半導体装置であって、
前記抵抗素子は、
金属膜と、
前記金属膜の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられたシリコン抵抗層と、
からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜はシリコン酸化膜、シリコン窒化膜、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３から選ばれる少なくとも一つを有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記抵抗素子は、前記基板と前記金属膜との間に位置するゲート絶縁膜をさらに含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記基板は、素子分離領域と素子形成領域とに区画されており、
前記素子分離領域の少なくとも一部に前記抵抗素子を備え、
前記素子形成領域には、金属ゲート電極を有するＭＯＳトランジスタをさらに備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ＭＯＳトランジスタは、
前記基板の前記素子形成領域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた前記金属ゲート電極と、
前記金属ゲート電極の上に設けられたシリコン電極と、
を含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記抵抗素子は、前記シリコン抵抗層の上に互いに間隔を隔てて配置された第１のコンタクトプラグおよび第２のコンタクトプラグを有し、前記第１および第２のコンタクトプラグと前記シリコン抵抗層の間にシリサイド層が介在することを特徴とする半導体装置。
【請求項７】
基板上に抵抗素子を備える半導体装置の製造方法であって、
前記基板の上に金属膜を形成する工程と、
前記金属膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上にシリコン層を形成する工程を含み、
前記抵抗素子は、前記金属膜、前記絶縁膜、及び前記シリコン層を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記基板は、前記抵抗素子が少なくとも一部に形成される素子分離領域と、ＭＯＳトランジスタが形成される素子形成領域とに区画されており、
前記基板の上に前記金属膜を形成する工程は、前記素子分離領域において前記抵抗素子の金属膜を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの金属ゲート電極を形成する工程を含み、
前記金属膜の上に前記絶縁膜を形成する工程において、前記素子分離領域において前記抵抗素子の前記金属膜の上に前記絶縁膜を形成し、かつ前記金属ゲート電極の上に前記絶縁膜を形成せず、
前記絶縁膜の上に前記シリコン層を形成する工程は、前記素子分離領域において前記抵抗素子の前記絶縁膜の上にシリコン抵抗層を形成すると同時に、前記素子形成領域において前記ＭＯＳトランジスタの前記金属ゲート電極の上にシリコン電極を形成する工程と、を含む半導体装置の製造方法。
【請求項９】
請求項７または８に記載の半導体装置の製造方法において、
前記基板の上に前記金属膜を形成する工程の前に、前記基板の上にゲート絶縁膜を形成する工程をさらに含む、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記基板の上に前記ゲート絶縁膜を形成する工程は、前記素子分離領域に前記金属膜の下に位置するゲート絶縁膜を形成すると同時に、前記素子形成領域に前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程を含む、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−２７２５９８（Ｐ２０１０−２７２５９８Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２１３８２（Ｐ２００９−１２１３８２）
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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