【課題】迅速かつ精度よくパルス幅エラーを解消することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の設計工程において、クロック信号の立ち上がり及び立ち下がりの遅延量を別々に調整することでクロック信号のパルス幅を調整するパルス幅調整回路を含む回路ブロックを配置し（ステップＳ２）、パルス幅を検査し（ステップＳ７，Ｓ８）、パルス幅に異常が検出された場合、パルス幅調整回路によりパルス幅を調整する（ステップＳ９）。 （もっと読む）

【課題】ノイズ発生による回路性能の変化を把握するとともに、ノイズによる性能劣化を回避するクロックツリーの設計を支援する。
【解決手段】設計支援装置１００は、対象回路設計情報１０１を取得すると、ノイズによる影響を把握するためアナログ回路に関する情報を取得して、ノイズ入力タイミングと性能変化との関係を検証する（ステップＳ１１０）。また、ノイズを発生させる回路を把握するためデジタル回路に関する情報を取得し、回路内で発生するノイズを算出する（ステップＳ１２０）。そして、ステップＳ１１０，１２０にて得た情報を用いてノイズの入力タイミングを回路性能への影響の小さいタイミングに調整する（ステップＳ１３０）。最後に、回路全体の動作タイミングを、特定した入力タイミングの期間と、ステップＳ１２０によって算出されたノイズのピークとが重複しないようなタイミングに調整したクロックツリーを設計する（ステップＳ１４０）。 （もっと読む）

【課題】トライアルレイアウトの結果を用いてフロアプランおよびセル配置の容易化を図ること。
【解決手段】モジュール１を例に挙げると、第１のネットリスト内のモジュール１と、第１のネットリストから改訂された第２のネットリスト内のモジュール１が、同一である。設計支援装置が、クロックツリーが未生成であり、かつ配置されたセル間が未配線である第１のネットリストに基づく第１のレイアウトデータ１０７から、モジュール１を特定する。そして、モジュール１をモジュール２として配置することで第１のレイアウトデータ１０７内のセル配置を流用して第２のレイアウトデータ６００を生成する。また、第１のネットリスト内のモジュール２と第２のネットリスト内のモジュール２は、機能が同一であるが、機能を構成するセルが同一でないため、第１のレイアウトデータ１０７からモジュール２の配置領域が流用される。 （もっと読む）

【課題】シミュレーション精度が悪い部分についての検証精度の低下を抑制する。
【解決手段】検証装置は、シミュレーションにより第１及び第２のパターンを算出して、第１及び第２のパターンのシミュレーションデータを作成する手段と、製造プロセスにより製造された半導体装置が有する第１のパターンの寸法と、シミュレーションデータにおける第１のパターンの寸法との差分値を記憶する記憶手段と、差分値からシミュレーションデータにおける第２のパターンの移動量を算出する手段と、シミュレーションデータにおける第２のパターンの位置を、所定方向に移動量の値に応じて移動させて、第１のパターンと第２のパターンとの重なり面積が所定基準を満たすか否かを判定する手段と、所定基準を満たしていないと判定された場合、エラー情報を出力する手段と、を備える。 （もっと読む）

【課題】チップ全体の密度検証においてマクロセル部分での設計規則違反の判定を出さないようにすること。
【解決手段】検証エリアの内側と外側に内側補助区画と外側補助区画とをそれぞれ設定し（ステップＳ１９）、内側補助区画のパターン占有面積に外側補助区画のパターン占有面積を加味した検証エリアのパターン密度Ｄ２が密度基準を満たすか否かを判定する（ステップＳ２０）。 （もっと読む）

【課題】プロセス変動が回路特性に及ぼす影響を予測可能とするシミュレーション方法を提供する。
【解決手段】ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、当該回路シミュレーション装置は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、当該変数により定義される物理量とＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部１０１と、この中間モデル式に含まれる変数に関する情報を設定するための設定部１０２と、設定部に設定された情報と、記憶部に記憶された中間モデル式とに基づいて、ＳＰＩＣＥパラメータの設定値を算出する算出部１０３と、上記半導体回路のプロセス変動依存性を出力する出力部１０４とを備える。 （もっと読む）

【課題】ある演算記述における単一の演算期間が、指定した期間よりも長い場合があっても、動作記述中の演算記述の変更を不要とする集積回路設計方法及びプログラムを提供する。
【解決手段】本集積回路設計方法は、演算子を細分化した演算記述を作成する第１工程と、第１工程で作成した細分化演算記述を使用して演算子のオーバロード用ライブラリを作成する第２工程と、動作記述を使用してオーバロード用ライブラリインクルード済み動作記述を作成する第３工程と、第３工程で作成したオーバロード用ライブラリインクルード済み動作記述と第２工程で作成したオーバロード用ライブラリとを使用して高位合成を行いレジスタ転送レベル記述を作成する第４工程と、第４工程で作成したレジスタ転送レベル記述を使用して論理合成を行いゲートレベル記述を作成する第５工程とを備える。 （もっと読む）

【課題】自動配置配線された配線（レイアウト）に対して手配線による配線を追加して回路の配線を作成する場合に、レイアウト検証を容易に行う。
【解決手段】本発明のレイアウト検証方法は、半導体集積回路を作成するためのｖｅｒｉｌｏｇネットリストデータを入力して自動配置配線処理を行い、自動配置配線レイアウトデータを第１のレイヤに含まれる配線データとして出力する工程と、上記ｖｅｒｉｌｏｇネットリストデータに含まれない、上記半導体集積回路に含まれる配線に関する手動配置配線データを入力して、手動配置配線レイアウトデータを上記第１のレイヤとは異なる第２のレイヤに含まれる配線データとして出力する工程と、上記第１のレイヤに含まれるデータとして出力された配線データと、上記第２のレイヤに含まれるデータとして出力された配線データとの論理積演算を行う工程とを含む。 （もっと読む）

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。 （もっと読む）

【課題】配線性の低下を最小限に抑えながら、信号の特性インピーダンスの変化を抑制する。
【解決手段】ビアＶに近接する特定信号配線Ｗｈがある場合、該特定信号配線Ｗｈを含む配線の配線性を評価すべき領域ＥＲの一端ＬＰを、特定信号配線Ｗｈの輪郭線Ｅ１〜Ｅ４のうちビアＶに対向する側の輪郭線Ｅ４に一致させた上で、評価関数の値を求める。 （もっと読む）

【課題】タイミングの見落としに起因するＬＳＩの誤動作及びタイミング調整回路と消費電力の増加問題を解決する。
【解決手段】タイミングライブラリ検査装置は、ＬＳＩのタイミング制約値を含むタイミングライブラリ入力部１２と、そのライブラリから、ＬＳＩのタイミング制約の基準となる基準端子毎のタイミング制約を受ける制約端子のタイミング制約値を含み、複数の基準端子と制約端子の波形鈍りを行方向及び列方向に持つルックアップテーブルで表されるタイミング制約データを抽出する抽出部１４ａと、抽出されたデータに対し、隣接する２つのタイミング制約値の差を算出し、その増加又は減少を示す増減データ作成部１４ｂと、１４ｂによって作成された増減データに増加及び減少が含まれているか否かを判定する判定部１４ｃと、含まれていると判定された場合に、タイミングライブラリに特異点が含まれることを報知する出力する出力部１８と、を備える。 （もっと読む）

【課題】不良低減の作りこみのコスト時間を低減する技術を提供する。
【解決手段】グループセル生成部は、ネットリスト（Ｄ１）と未検出ノードリスト（Ｌ２）とを読み出し、未検出ノードリストに示される未検出ノードに接続される論理セル（Ｃ３〜Ｃ６）を、優先配置論理セル（Ｃ３〜Ｃ６）として特定し、配置用論理セルライブラリ（Ｌ３）を参照して、優先配置論理セル（Ｃ３〜Ｃ６）の集合であるグループセル（ＧＣ１）を生成する。そして、配線処理部は、グループセル（ＧＣ１）に含まれる優先配置論理セル（Ｃ３〜Ｃ６）の配線を優先的に決定する。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】ＴＡＴを短縮すること。
【解決手段】本発明では、チップレイアウトデータ（２２）に含まれる複数のゲートのうちの、アンテナ違反であるアンテナ違反ゲート群を表すアンテナ違反情報（２０）をエラー残箇所ライブラリ（１６）に格納する。チップレイアウトデータ（２２）に対してリソグラフィシミュレーションを実施し、フォトレジスト露光後の予想レイアウトデータ（２３）を生成する。エラー残箇所ライブラリ（１６）を参照して、予想レイアウトデータ（２３）に含まれる複数のゲートのうちの、アンテナ違反情報（２０）が表すアンテナ違反ゲート群を選択する。アンテナ違反ゲート群の各々の面積に対して、そのアンテナ違反ゲート群に接続される配線の面積との比を示す算出値を算出する。その算出値が第１設定値から第２設定値の範囲である場合、アンテナ違反ゲート群の大きさを調整する。 （もっと読む）

【課題】精度の良いクロックスキューを用いた遅延解析を実現する方法を提供する。
【解決手段】レイアウト後マクロネットリストとマクロレイアウトデータとセル遅延ライブラリを参照してＲＣシミュレーションによる遅延計算を行い、マクロ内回路遅延時間情報を生成し、レイアウト後マクロネットリストとエッジ情報を含むグローバルクロックパス遅延時間情報を入力し、マクロ内１段目までのクロックパスにエッジ情報を含むグローバルクロックパス遅延時間情報をアノテートし、グローバルクロック遅延アノテート済みマクロネットリストを生成し、グローバルクロック遅延アノテート済みマクロネットリストとマクロ内回路遅延時間情報を入力し、マクロ内回路遅延アノテート済みマクロネットリストを生成し、マクロ内回路遅延アノテート済みマクロネットリストと遅延制約情報を入力して、遅延解析情報を出力する。 （もっと読む）

半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。接触部が、ゲート上に配置された絶縁層を通して形成されている。接触部は、ゲートの少なくとも１つの突出部に少なくとも部分的に重なっている。金属層が絶縁層上に配置されている。金属層は、ゲートの第１の側に移動した第１の構造を含む。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっている。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の論理回路をシミュレーションするする装置に関し、特に、ハードウェアとソフトウェアとの協調動作によって論理回路を検証することを目的とする。
【解決手段】 上記課題は、評価回路の論理回路部を表すハードウェアと、前記評価回路の動作モデルとして機能する動作モデル部とを用いてシミュレーションする協調シミュレーション装置であって、前記ハードウェアは、該ハードウェア内部で検出した信号の変化毎に生成した第1番号を、該信号の変化を前記ソフトウェアに通知するデータに付加する第１番号付加手段を有し、前記動作モデル部は、受信した前記データの前記第1番号と、第１期待値とを比較する比較手段として機能することにより達成される。 （もっと読む）

【課題】半導体デバイスの宇宙線中性子に起因する故障に対する耐性を短期間で確保するための宇宙線中性子ソフトエラーの解析する半導体デバイスのソフトエラー率の検証方法を提供する。
【解決手段】ユニーク番号を設定した各セルに対して、セル毎（ごと）にセル個別パラメータを登録し、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算し、セル内のセル種類毎パラメータに含まれる敏感領域情報と計算した２次イオンの核種・エネルギー・飛行方向から、２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算し、計算したセル単位での記憶ノード反転またはＳＥＴパルスが、半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行い、ソフトエラーとして顕在化した場合に、エラー数としてカウントし、ソフトエラー率を計算する。 （もっと読む）

【課題】ストレスマイグレーションにより発生する不良を容易に減少させることを図ること。
【解決手段】設計支援装置は、設計対象回路の回路情報１００内の対象配線１０１の面積と当該対象配線１０１と他層の配線とを接続するビアの個数に基づいて、ビア１個あたりの対象配線１０１の面積が所定の規格値より大きいか否かを判断する。ビア１個あたりの対象配線１０１の面積が所定の規格値より大きい場合、設計支援装置は、対象配線１０１を分割し、他層の配線を介して分割された後の配線間を接続することでビアの個数を増加させ、ビア１個あたりの対象配線１０１の面積を小さくすることができる。 （もっと読む）

【課題】半導体集積回路の設計作業の効率化を図ること。
【解決手段】本生成手法では、対象回路のレイアウト領域上に、モニタパス内の複数のＦＦを所定の配置間隔で配置する。そして、対象回路のレイアウト領域上に、対象回路内の回路素子群を配置するとともに、モニタパス内の回路素子群のＦＦを除く残余の回路素子を配置する。このあと、レイアウト上に配置されている回路素子間を配線して、ユーザ回路およびモニタパスを生成する。つぎに、ユーザ回路のＳＴＡを実行し、さらに、モニタパスのＳＴＡを実行する。そして、ユーザ回路のタイミング解析結果Ｒ１とモニタパスのタイミング解析結果Ｒ２とを比較分析して、対象回路内で発生しているタイミングエラーの原因を特定する。 （もっと読む）