【課題】半導体基板のデッドスペースにロジックセルを配置することで、半導体装置の集積率を向上させる、半導体装置の設計方法および半導体装置を提供する。
【解決手段】長さが異なる複数サイズのＩ／Ｏバッファセルからなる複数種類のセルセットを用意するステップと、セルセットの中で長手方向の長さが最も長い第１のＩ／ＯバッファセルとダミーＩ／Ｏセルとを、Ｉ／Ｏ領域に半導体基板の辺に沿って長手方向が該辺に直交するように隣接して配置するステップと、ダミーＩ／Ｏセルを削除して空き領域を形成し該削除されたセルに隣接する所定数の第１のＩ／Ｏバッファセルを、機能および駆動能力が等しく、長手方向の長さが短い第２のＩ／Ｏバッファセルに置き換えることによりコア部と空き領域とをつなぐ接続領域を広げるステップと、該空き領域に内部回路の一部を配置するステップとを有することにより、上記課題を解決する。 （もっと読む）

【課題】対象回路の統計的リーク電流解析にかかる処理時間の短縮化を図ること。
【解決手段】本解析支援手法では、対象回路１００の中から、特性が同一または類似するセル群Ｃ１〜Ｃ３を検出する。本解析支援手法では、セルＣ１〜Ｃ３ごとに固有の各係数ａ₁〜ａ₃，ｂ₁〜ｂ₃，ｃ₁〜ｃ₃を係数ａ，ｂ，ｃに置き換える。本解析支援手法では、セルＣ１〜Ｃ３ごとに固有の第１バラツキパラメータα₁，α₂，α₃を一つの第１バラツキパラメータαに変換する。本解析支援手法では、変換後の第１バラツキパラメータαを用いて、対象回路１００のリーク電流のバラツキを表す関数を算出する。これにより、対象回路のリーク電流のバラツキを表す関数の項数を削減し、統計的リーク解析にかかる処理時間の短縮化を図る。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】半導体集積回路のレイアウト設計におけるタイミング収束性を向上させること。
【解決手段】本発明にかかる半導体集積回路のレイアウト方法は、半導体集積回路に搭載され、同一のクロックルートからクロックが分配されるＮ個（Ｎは、３以上の整数）の順序回路のうち、Ｍ個（Ｍは、２以上かつＮ以下の整数）の順序回路を選択し、選択されたＭ個の順序回路を、Ｍ個の入力端子及び出力端子と、クロックルートから分配されるクロックを受け付ける１個のクロック端子とを有する１個の多データ入出力順序回路へ置換する。 （もっと読む）

【課題】実際に即した配線ＯＣＶｐ係数を用い、タイミング解析の精度を向上させる。
【解決手段】配線ＯＣＶｐ係数を用いて配線遅延値を補正することにより、設計回路に含まれる第１パスと第２パスとの間の遅延差を検証する。配線ＯＣＶｐ係数の変動成分ΔＯＣＶｐは、配線のグローバルばらつきに起因するΔＯＣＶｐ＿λと、同層の配線のローカルばらつきに起因するΔＯＣＶｐ＿θと、異層間の配線のローカルばらつきに起因するΔＯＣＶｐ＿ωと、を含む。ΔＯＣＶｐ＿λは、それぞれのパスを構成する配線の各配線層における配線長に依存する。ΔＯＣＶｐ＿θは、上記配線長に加えてパス間距離に依存する。ΔＯＣＶｐ＿ωは、上記配線長に加えてチップサイズに依存する。それら配線長、パス間距離、及びチップサイズを示すデータを読み出し、読み出されたデータを用いて配線ＯＣＶｐ係数を算出し、算出された配線ＯＣＶｐ係数を配線遅延値に適用する。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】半導体集積回路の設計初期において、電源制御回路により内部回路の電源の接続及び切断を行った際に発生する電源ノイズの解析を短時間で精度良く行えるようにする。
【解決手段】電源ノイズ解析に係る基本単位回路の解析モデルを作成し、それを半導体集積回路の内部回路の解析モデルとして組み込み、半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する。 （もっと読む）

【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。
【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。 （もっと読む）

【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。 （もっと読む）

【課題】プリミティブセルの配置以前に配置される電源スイッチの個数を削減し、プリミティブセルの配置時に配線リソースを十分確保することができるようにすること。
【解決手段】半導体集積回路の設計方法は、電源スイッチ又はプリミティブセルを配置するための複数のセルを有する半導体集積回路に対して、複数のセルのうちの電源スイッチを配置できないセルに、優先的にプリミティブセルを配置する工程と、複数のセルのうちのプリミティブセルが配置されなかったセルに電源スイッチを配置する工程と、を含む。 （もっと読む）

【課題】 アプリケーションを実行するプロセッサーの性能を評価したりあるいはそのプロセッサーで最適に実行可能なアプリケーションを作成するために使用されるプロセッサーのシミュレーション技術が開示される。
【解決手段】 いくつかの機能ユニットを含んでいる再構成可能プロセッサーのシミュレーション装置はオペランドを生成する機能ユニットとそのオペランドを消耗する機能ユニットの間のルーティング経路をキューで表現してプロセッサーをモデリングする。これらのキューのサイジュは機能ユニットの間のルーティングのディレーに関する情報とスケジューラーから受信したモジューロスケジューリングによる循環ループのステージ情報をもとに決定される。各ルーティングキューの動作に関するホスト向バイナリコードを保存するモデリングコードDBを備えており、バイナリファイルの代わりに対応するホスト向バイナリコードを実行してシミュレーションする。 （もっと読む）

【課題】バイアス条件によらず、モデルに対する解析精度を向上させる。
【解決手段】本発明による半導体回路の設計支援方法は、第１モデル２２を用いて、プロセスパラメータが変動したときのデバイス特性の変動量１０２を算出するステップと、第２モデル２３を用いて算出されたデバイス特性と実測値２１との誤差に対して、変動量１０２で規格化するステップと、演算装置１１が、規格化された誤差を用いて第２モデル２３に対する解析を行うステップとを具備する。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】タイミング最適化後のタイミング、および面積を見積もることにより、タイミング最適化後のセルの配置変更を大幅に低減し、レイアウト設計にかかる期間を短縮する。
【解決手段】ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。タイミング制約２を満たすことが困難なパスにあるセルは、近接配置し、逆に容易なパスは離して配置する。その際、面積増加も見積もり、配線混雑が発生しないようにする。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューとクロック遅延最小化しつつ、クロック信号部での消費電力を最小化する。
【解決手段】メッシュネットの遅延を計算するメッシュネット遅延計算部103と、メッシュネット駆動構造の遅延を計算するメッシュネット駆動構造遅延計算部105と、クロック素子のクラスタを階層的に生成するクロック素子階層クラスタ生成部106と、クロックゲーティング構造生成部107と、ローカルクロック構造生成部108と、ローカルクロック構造遅延計算部109と、生成したクロック構造全体について、クロック最大遅延と遅延バラつきを考慮したクロックスキューを計算するクロック構造評価部110と、ローカルクロック構造候補の集合から、計算された各ローカルクロック構造遅延と計算された各クロックスキューとに基づいてクロック構造を選択するクロック構造選択手段111と、を備える。 （もっと読む）

【課題】配線設計において、簡易的に配線混雑を回避することが可能な配線設計方法を提供することを目的とする。
【解決手段】複数の第１方向配線の配線層及び複数の第２方向配線の配線層を備える基板対して概略配線を行い、基板を複数のタイルに分割し、複数のタイルに対応するように、複数の第１方向配線の配線層及び複数の第２方向配線の配線層を分割して、複数の第１方向配線の部分配線領域と、複数の第２方向配線の部分配線領域と、を形成し、タイルにおける第１方向配線がオーバーフローしている場合には、このタイルに対応する第２方向配線の部分配線領域を、第１方向配線の部分配線領域に変更する。 （もっと読む）

【課題】
複数階層を有する半導体集積回路の階層レイアウトを行なう際に、複数個所で使用される下位モジュールについての各配置箇所における下位モジュール近傍の上位階層の配線状況を考慮して、下位モジュールのレイアウト設計を行なうことを課題とする。
【解決手段】
上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。 （もっと読む）

【課題】ＩＲドロップ違反を解消しつつ、半導体集積回路の大型化を抑制することができる半導体装置の電源配線レイアウト方法。
【解決手段】半導体集積回路の電源配線レイアウト方法。電源配線を、複数のノードと、互いに隣接するノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、回路シミュレーションにより各複数のノードにおける電圧値を求める。電圧値にＩＲドロップ違反がある場合、ＩＲドロップ違反が最大となるノードへ流れ込む電流経路を探索し、複数の要素抵抗のうち、電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、その抵抗値を変更する。 （もっと読む）

【課題】高周波ＭＯＳＦＥＴやアナログＭＯＳＦＥＴの基板抵抗を正確にモデル化することが可能なＳＰＩＣＥモデルパラメータ出力装置及び出力方法を提供。
【解決手段】ＭＯＳＦＥＴの形状データと、ＭＯＳＦＥＴの周波数特性に関する測定データとを入力するためのデータ入力部１０１と、測定データに基づいて、ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を算出する基板抵抗算出部１０２〜１０５と、１端子基板抵抗モデルの基板抵抗と、形状データとに基づいて、ＳＰＩＣＥモデルパラメータを算出して出力するＳＰＩＣＥモデルパラメータ出力部１０６とを備える。 （もっと読む）