【課題】静的タイミング解析の所要時間の短縮。
【解決手段】静的タイミング解析装置は、時刻関数生成部１２と、スラック関数生成部１３と、電源ドメイン電圧定数決定部１４と、スラック値計算部１５と、出力部１６と、を備える。時刻関数生成部１２は、ネットリストと、セルの遅延時間情報と、タイミング制約情報と、電源ドメインとその電源電圧範囲との対応関係を示す電源ドメイン情報とに基づいて、電源電圧の関数である、セルへの信号到着時刻を表す時刻関数を生成する。スラック関数生成部１３は、タイミング制約情報及び時刻関数に基づいて、セルへの信号到着時刻の余裕度を示す電源電圧の関数であるスラック関数を生成する。電源ドメイン電圧定数決定部１４は、電源電圧の下限電源電圧と上限電源電圧の間でスラック関数が最小となる電源電圧定数を決定し、スラック値計算部１５は、スラック関数に電源ドメイン電圧定数を代入し、スラック値を計算する。 （もっと読む）

【課題】 ＣＡＤ装置で，スイッチング電源回路の方式を自動的に判別することを目的とする。
【解決手段】 ＣＡＤ装置１は，判別対象とするスイッチング電源回路が配置されている基板に実装される部品およびネットの情報を示す実装ＣＡＤ情報２，ならびに前記基板に配置される各部品の部品種別，部品内部の透過接続情報およびピン属性を示す部品情報３をもとに，スイッチング電源回路から開始かつ終了する経路を抽出し，該経路に接続する部品および接続関係を示すスイッチング電源回路経路情報１４を生成する経路情報抽出部１３と，スイッチング電源回路の経路に接続する部品および接続関係にもとづいてスイッチング電源回路の方式を定める条件をもとに，スイッチング電源回路経路情報１４から，判定対象のスイッチング電源回路の方式を判定する回路方式判定部１５とを備える。 （もっと読む）

【課題】タイミング検証におけるクロック系統の解析時間を短縮することのできるクロック経路抽出装置を提供する。
【解決手段】実施形態のクロック経路抽出装置１は、クロック経路探索部１１が、ＲＴＬ記述データ１００を解析し、指定されたモジュールのクロック端子からクロック生成起点までのクロック経路を探索し、クロック経路抽出部１２が、クロック制御情報２００にもとづいて無効クロック経路を除外し、有効クロック経路のみを抽出する。さらに、クロック系統図生成部１３が、クロック生成起点のクロック周波数情報３００にもとづいて、クロック周波数が同一である有効クロック経路を有する複数のモジュールを、クロック周波数ごとに１つのブロックに集約し、そのブロックおよびクロック生成起点をそれぞれ図形で表し、その図形間を１本のクロック線で結んだクロック系統図を生成する。 （もっと読む）

【課題】より実動作に近いタイミング判定を行う。
【解決手段】遅延計算・タイミング検証方法は、被検証回路を示すネットリストを保持するステップと、被検証回路に含まれる順序回路間のパスを抽出するステップと、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証するステップとを具備する。 （もっと読む）

【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２ⁿとおりの信号経路の組み合わせが生じる。すなわち、２ⁿとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２ⁿとおりの信号経路が選択される。２ⁿとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 （もっと読む）

【課題】従来の設計支援装置により生成したインダクタは、周囲の回路の影響により特性ずれが生じる問題があった。
【解決手段】本発明の設計支援装置は、生成対象のインダクタに接続される接続対象回路領域の第１、第２の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、インダクタを他の回路と接続する第３、第４の接続端子を、第１の接続端子と第３の接続端子との間及び第２の接続端子と第４の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部１０と、第３、第４の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成するパターン生成部１３と、を有する。 （もっと読む）

【課題】複数の電源電圧を有する半導体装置の電源電圧状態を検証する半導体設計検証装置を提供する。
【解決手段】半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報（７３）と、下流設計工程において参照設計データ情報に基づいて設計された第１の設計データ情報（７８）とを含む。電源仕様情報は、参照設計データ情報（７３）に対応する第１の電源仕様情報（７４）と、第１の設計データ情報（７８）に対応する第２の電源仕様情報（８２）とを含む。 （もっと読む）

【課題】 本発明の課題は、ＬＳＩに搭載される回路ブロックのノイズを見積もることを目的とする。
【解決手段】 上記課題は、コンピュータによって実行されるノイズ見積り方法であって、該コンピュータが、記憶領域に格納されるＬＳＩの基板の電気的特性に係るプロセスパラメータを用いて、該ＬＳＩに配置される複数の回路ブロック間の基板抵抗を計算する算出手順と、前記計算した基板抵抗を有する等価回路を生成して、チップ内ネットリストを記憶領域内に生成する生成手順と、前記記憶領域に格納される前記チップ内ネットリストに前記ＬＳＩの動作に係る電気的要素と回路ブロックとの接続情報が付加された全体ネットリストを用いて、回路シミュレーションを実行することによって回路ブロック毎のノイズを見積もる回路シミュレーション手順とを実行するノイズ見積り方法により達成される。 （もっと読む）

【課題】論理回路の面積縮小化を実現しつつ、設計ＴＡＴの短縮を可能とする技術を提供する。
【解決手段】複合論理マクロセルを、基本マクロセルに置き換えて面積の総和を抽出し、その面積の総和と複合論理マクロセルの面積とを比較して面積縮小化に有効となる複合論理マクロセルを選択する。その選択された複合論理マクロセルにフラグを設定する。フラグを設定したマクロセルと同等の論理を論理情報から検索する論理構造検索処理を行い、置換対象となる基本マクロセルにフラグを設定する。置換対象のフラグを設定した基本マクロセルを、フラグ設定した複合論理マクロセルに置き換える等価論理置換処理を行う。 （もっと読む）

【課題】設計フローの負荷を増大させることなく、それぞれの回路モジュールに必要十分な容量セルを、それぞれの回路モジュールに近接配置することができる半導体集積回路の設計方法を提供する。
【解決手段】本発明は、それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、複数の回路モジュールのそれぞれの、複数の論理セルおよび複数の論理セルの端子間の接続の情報を記述するネットリストに、複数の論理セルに電源を供給する電源配線間に接続されるセルであり、複数の論理セルのいずれとも独立で、かつ、複数の論理セルの端子と接続される端子を持たない容量セルの記述を追加し、複数の論理セルおよび複数の容量セルのレイアウトデータが格納されたセルライブラリを備えた設計支援システムを利用して、回路モジュールのそれぞれに対応する、複数の論理セルおよび容量セルを配置する配置領域を設定し、複数の論理セルおよび容量セルを対応する配置領域内に配置する工程を含む。 （もっと読む）

【課題】遅延計算に要する処理時間を短縮して、タイミング解析全体に要する処理時間を短縮可能とする。
【解決手段】タイミング解析方法は、半導体チップ上にレイアウトされた回路に対して電圧降下解析を行い、電圧降下解析結果に基づいて、チップ上の電圧降下を所定の電圧範囲ごとの領域として電圧降下領域ファイルを作成し、遅延のばらつきを表現する第１ＯＣＶ係数が電圧降下を考慮して所定の電圧ごとに対応付けられたＯＣＶ係数ファイルを用いて、電圧降下領域ファイルの所定の電圧範囲に対応する第２ＯＣＶ係数を領域ごとに算出し、算出した第２ＯＣＶ係数と領域とを対応付けてＯＣＶ領域ファイルを作成し、遅延ライブラリを用いてレイアウトされた回路に対して遅延計算を行い、遅延計算結果とＯＣＶ領域ファイルの領域ごとの第２ＯＣＶ係数を用いてタイミング解析を行う。 （もっと読む）

【課題】ＬＳＩのレイアウト設計において、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を増加させることなくタイミング収束を実現する。
【解決手段】ＬＳＩのレイアウト設計方法は、レイアウト対象の集積回路のネットリストに基づいて、前記集積回路をクロックドメインに分けることでクロックドメイン回路集合体に区分する工程と、前記クロックドメイン回路集合体の各々に対するタイミング制約を作成する工程と、所定の基準に基づいて前記クロックドメイン回路集合体間の配置順序を決定する工程と、前記クロックドメイン回路集合体を前記配置順序に従って配置し配線することにより前記集積回路のレイアウトを作成する工程とを備える。レイアウト設計後のタイミング収束のＴＡＴを短縮することが可能となる。 （もっと読む）

【課題】高い精度を保ちながらも、高速に遅延時間を算出できる遅延解析装置等を提供する。
【解決手段】遅延解析装置１００は、クロックメッシュ上の複数の位置におけるクロック信号の遅延時間および／または波形鈍り値に基づいて、クロックメッシュ接続素子に入力されるクロック信号の遅延時間および／または波形鈍り値を算出する。そして、その算出した遅延時間および／または波形鈍り値に基づいて、クロックパス上の他の回路素子に入力されるクロック信号の遅延時間を算出する。 （もっと読む）

【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）

【課題】半導体集正規回路の設計時に論理合成以後にあたる下流工程に用いる設計ツールに、設計者に依存することなく適切なタイミング制約を与える。
【解決手段】半導体設計支援装置に、非同期回路を内在する電気回路の設計時に ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得する手段と、ＣＤＣ検証用設定ファイルとＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段を設ける。 （もっと読む）

【課題】ホールドエラーの修正において冗長なセルの挿入を軽減するとともに設計の後戻りを軽減する半導体集積回路装置の設計支援システム及び設計支援プログラムを提供すること。
【解決手段】ネットリスト１２４のレイアウト情報を用いて作成された遅延情報１６２に基づいて、ネットリスト１２４に含まれるバッファの種類毎に遅延時間を算出し、バッファの種類と遅延時間との対応関係を表すバッファテーブル２０２を生成する。ネットリスト１２４に対して遅延情報１６２とタイミング制約情報１７０−１〜ｎを用いて行われた静的タイミング解析により得られるタイミング解析情報１９２−１〜ｎに基づいて、ホールドエラーの発生位置とエラー量との対応関係を含むホールドエラー解析情報２２２を生成する。バッファテーブル２０２とホールドエラー解析情報２２２とに基づいて、ホールドエラーの各発生位置に挿入するバッファの種類及び数を決定する。 （もっと読む）

【課題】複数の下位階層ブロックに跨るセル同士を各下位階層ブロックに設けた端子を経由して相互に接続する場合に、セル間を結ぶ経路が迂回経路となること。
【解決手段】階層レイアウト設計装置は、第１の下位階層ブロックに含まれるセルから出力された信号を受信する出力端子を該セルの近傍に配置する出力端子配置部と、第２の下位階層ブロックに含まれる複数のセルへ前記出力端子から出力された信号を供給する入力端子を、該複数のセルを囲む最小の矩形領域の境界上であって、前記出力端子が配置された箇所からの距離が最短の箇所に配置する入力端子配置部と、を備えている。 （もっと読む）

【課題】効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供する。
【解決手段】不良の検出が困難な未検出領域について、パターン等の変更を行い検出率、致命率の改善を行う。例えば、検出が困難な未検出領域についてパターンを追加することで検出可能とする、パターンの間隔を広げることで不良率を低下させることなどが考えられる。 （もっと読む）

【課題】簡易かつ容易に、非同期データパスを含む半導体装置を設計することができる半導体設計装置、および、非同期データパスを含む半導体装置を提供する。
【解決手段】ＦＦ挿入部９は、非同期データパスにフリップフロップ（ＦＦ１）を挿入する。遅延設定部８は、非同期データパスの受信側のＦＦ（ＦＦ２）においてメタステーブル収束時間Ｔｒがクロックツリー（ＣＴ）のレイテンシＴｃｌよりも短いときには、ＣＴのあるノードから出力される第１のクロックをＦＦ１の入力クロックに設定し、ＣＴの別のノードから出力され、かつ第１のクロックよりもＴｒだけ遅延した第２のクロックをＦＦ２の入力クロックに設定する。遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 （もっと読む）

【課題】バッファの数を増加させることなく半導体集積回路のピーク電力を削減可能な半導体集積回路の設計方法を提供することである。
【解決手段】本発明にかかる半導体集積回路の設計方法は、配置領域を複数の領域に分割し、複数の領域に配置されている各クロック素子間の遅延余裕度の初期値を計算し、領域毎に相対遅延目標値を設定し、領域毎に設定されている相対遅延目標値に近くなるように、各クロック素子に相対遅延値を割り当て、各クロック素子の位置と各クロック素子に割り当てられた相対遅延値とに基づきクロック素子を含むクラスタを生成し、クラスタ毎にバッファを挿入し、クラスタに含まれるクロック素子に割り当てられた相対遅延値に基づく値をバッファに割り当て、バッファに割り当てられた相対遅延値に基づく値を満たすようにバッファの配線を実施する。 （もっと読む）