【課題】従来のＬＳＩ設計フローではクロックの遅延やスキューが無いことを前提とするため，クリティカルパスにてタイミングが仕様を満たさないことがＳＴＡ後に判明する。
【解決手段】ハードウェア記述ファイルと制約条件ファイルとから第１のクロックと第２のクロックのそれぞれのクロックツリーによる想定遅延値をそれぞれ生成し，第１のクロックと第２のクロックの想定遅延値をもとにしてクリティカルパスをデータベースへ登録するデータベース構築工程と，ハードウェア記述ファイルと制約条件ファイルについて論理合成を行うとともに，クリティカルパスをそれ以外のパスよりも優先して最適化し，ネットリストを生成する論理合成工程とを有するＬＳＩ設計方法。 （もっと読む）

【課題】 本発明の課題は、組み合せ回路を含めた電力解析を効率的かつ高速に行うことを目的とする。
【解決手段】 上記課題は、回路の動作記述の抽象度が異なる概要回路モデルと、該概要回路モデルより抽象度が低い詳細回路モデルとを含む回路データと、該回路の電力検証方法に係る動作シーケンス・データとを記憶する記憶部と、論理回路の動作シミュレーションを行う論理シミュレーション部に、前記前記概要回路モデルと前記詳細回路モデルとを含む前記回路データをロードし、該記憶部に記憶されている前記動作シーケンス・データに従って、該概要回路モデルによって前記動作シミュレーションを行わせる概要モードと、該詳細回路モデルによって該動作シミュレーションを行わせる詳細モードとを切り替えて、該論理シミュレーション部に該動作シミュレーションを行わせるシミュレーション制御部とを有することを特徴とする消費電力解析装置により達成される。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）

【課題】配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制する。
【解決手段】配線パターン分割部（２２）と、ビア部分抵抗網設定部（２５）と、配線部分抵抗網設定部（２４）と、配線抵抗・ビア抵抗接続部（２８）を有する配線抵抗網作成装置（１０）を構成する。配線パターン分割部（２２）は、レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、配線パターンをアレイビア部分と配線部分に分割する。ビア部分抵抗網設定部（２５）は、アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定する。配線部分抵抗網設定部（２４）は、配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する。配線抵抗・ビア抵抗接続部（２８）は、ビア部分抵抗網と配線部分抵抗網を接続して配線抵抗網データを生成する。 （もっと読む）

【課題】ＥＢＤに近いモデリング精度を維持しつつ、モデリングの効率を高める。
【解決手段】複数のチップ（ＣＨＩＰ１〜４）が積層され、それぞれのチップが共通の外部端子１０４に接続される積層型の半導体装置１００の設計に関する。まず、電磁界解析ツールにより、外部端子１０４とチップを接続するプリント基板配線（共通配線１０６、個別配線１０８）の電気的なパラメータを算出し、それらをＥＢＤのパラメータとして設定する。設定されたパラメータに基づいて半導体装置１００の電気的な特性をシミュレーション計算する。パラメータの計算・設定に際しては、所定の配線、たとえば、共通配線１０６や個別配線１０８などのプリント基板配線の長さを示すパラメータをゼロに設定する。 （もっと読む）

【課題】半導体集積回路で発生するノイズの伝搬を精度よく解析する。
【解決手段】位置特定部２が、解析対象の半導体集積回路のレイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、モデル作成部３が、レイアウト情報ｄ１及び半導体集積回路の製造条件（プロセスパラメータｄ２）をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された接合部の位置には可変容量を設定する。 （もっと読む）

【課題】故障検査のために観測用フリップフロップ回路を配置することなく，故障検査を可能とする半導体集積回路，その検査方法を提供する。
【解決手段】第2の論理回路51の試験の際に試験モードを示す制御信号TSMが，故障検査用回路41に入力され，この試験モードに対応するテスト値が，論理回路51に入力されると，故障検査用回路41により，論理回路51の出力論理が，論理回路13に対応するフリップフロップ回路14に入力される。さらに，通常モード時に，論理回路13の出力論理が，故障検査用回路41により，論理回路13に対応するフリップフロップ回路14にそのまま入力される。 （もっと読む）

【課題】電子回路網の信頼性を向上させるための装置および関連する方法を提供すること。
【解決手段】上記装置は、装置の第１の構成に使用される第１のセットの回路要素と、装置の第２の構成に使用される第２のセットの回路要素とを含み、装置の第１の構成は、装置の信頼性を向上させるために、装置の第２の構成に切り替えられる。上記方法は、第１の構成に割り当てられた第１のセットの回路要素を使用することによって、第１の構成で集積回路（ＩＣ）を動作させることと、第２の構成に割り当てられた第２のセットの回路要素を使用することによって、第２の構成でＩＣを動作させることとを含み、第１の構成でＩＣを動作させた後に第２の構成でＩＣを動作させるのは、ＩＣの信頼性を向上させる。 （もっと読む）

【課題】 微細なパターンを精度よく形成する原版のデータを生成する生成方法を提供する。
【解決手段】 光源からの光を用いて原版を照明する照明光学系と、前記原版のパターンを基板に投影する投影光学系とを備える露光装置に用いられる原版のデータをコンピュータによって生成する生成方法であって、近似空中像に基づいて主パターンを決定し、補助パターンを挿入することで原版のデータを生成する生成方法を提供する。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】半導体集積回路装置に含まれる回路素子および寄生素子の中から電位変動の発生源から観測点への電位変動の伝播経路の要因となる素子を容易に特定する。
【解決手段】半導体集積回路装置に含まれる回路素子および寄生素子の各々の電位変動量が登録された素子電位変動情報(11)と回路素子および寄生素子の各々の配置位置が登録された素子配置情報(12)とを入力する。素子電位変動情報(11)および素子配置情報(12)を参照して、回路素子および寄生素子の中から予め設定された電位変動閾値よりも大きい電位変動量に対応する素子を選別し、選別された素子の電位変動量および配置位置を示す情報を素子選別情報(10)に登録する。 （もっと読む）

【課題】ダブルパターニングによるトランジスタの特性ばらつきを抑える。
【解決手段】並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し（ステップＳ１）、第１のパターンと第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトすることで（ステップＳ２）、ダブルパターニングによるトランジスタの特性ばらつきが抑えられる。 （もっと読む）

【課題】半導体集積回路の設計において、ＥＭ検証結果がＮＧとなる確率を低減する。
【解決手段】半導体集積回路の設計方法は、（Ａ）設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、（Ｂ）寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、（Ｃ）寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、（Ｄ）変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。 （もっと読む）

【課題】半導体集積回路の面積を増大させることなく、配線性のよいテスト専用回路の電源遮断を実現する半導体集積回路を提供する。
【解決手段】テスト実行時のみ動作するテスト専用回路を有する半導体集積回路１であって、当該半導体集積回路１の内部回路領域（内部制御回路部１００）に電源を供給する通常電源（通常動作用電源）１０４と、当該内部回路領域の全面にメッシュ状に配線され、テスト専用回路に電源供給するテスト用電源１０３と、テスト用電源１０３と通常電源１０４とを接続及び遮断して、通常電源１０４からテスト用電源１０３への電源供給を制御する電源遮断スイッチ１０９と、を備える。 （もっと読む）

【課題】アナログ回路動作で発生するトランジスタ劣化による特性変動を正確に予測できるようにする。
【解決手段】半導体集積回路に含まれるトランジスタを抽出した後、抽出されたトランジスタのゲート絶縁膜に印加される電界強度の大きさに基づいて、当該トランジスタに適用するストレスバイアス条件を分類する。次に、前記ストレスバイアス条件の分類に応じて、前記トランジスタの劣化後の特性を求めた後、当該劣化後のトランジスタ特性を用いて、前記半導体集積回路の回路シミュレーションを行う。 （もっと読む）

【課題】ホールドエラーをより確実に修正することが可能なホールドエラー修正方法、ホールドエラー修正装置及びホールドエラー修正プログラムを提供する。
【解決手段】ホールドエラー修正方法は、レイアウトデータ５３に対しタイミング解析を行ってタイミングレポート５４を生成し、ホールドエラーセルとは別のセルを置換元セルに選択し、置換元セルよりも駆動能力が小さいセルを置換先セルに選択し、レイアウトデータ５３において置換元セルを置換先セルに置換し、置換により生成された空き領域に、ホールドエラーセルのホールドエラーを修正するためのホールドバッファを挿入して、挿入したレイアウトデータを生成するものである。 （もっと読む）

【課題】広範な範囲で遅延値を調整可能なレイアウト装置及びレイアウト方法を提供すること。
【解決手段】本発明にかかるレイアウト装置１は、遅延値算出部１２と、バッファ移動部１４と、を備える。遅延値算出部１２は、上位バッファから出力されるクロック信号を伝搬する複数のクロックパスの遅延値を算出する。バッファ移動部１４は、遅延値算出部１２により算出された遅延値に基づいて、上位バッファと複数の下位バッファとを接続する複数のクロック信号線が非等長となるように、上位バッファを移動させる。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）