配線抵抗網作成装置および配線抵抗網作成方法
【課題】配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制する。
【解決手段】配線パターン分割部（２２）と、ビア部分抵抗網設定部（２５）と、配線部分抵抗網設定部（２４）と、配線抵抗・ビア抵抗接続部（２８）を有する配線抵抗網作成装置（１０）を構成する。配線パターン分割部（２２）は、レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、配線パターンをアレイビア部分と配線部分に分割する。ビア部分抵抗網設定部（２５）は、アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定する。配線部分抵抗網設定部（２４）は、配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する。配線抵抗・ビア抵抗接続部（２８）は、ビア部分抵抗網と配線部分抵抗網を接続して配線抵抗網データを生成する。
【解決手段】配線パターン分割部（２２）と、ビア部分抵抗網設定部（２５）と、配線部分抵抗網設定部（２４）と、配線抵抗・ビア抵抗接続部（２８）を有する配線抵抗網作成装置（１０）を構成する。配線パターン分割部（２２）は、レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、配線パターンをアレイビア部分と配線部分に分割する。ビア部分抵抗網設定部（２５）は、アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定する。配線部分抵抗網設定部（２４）は、配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する。配線抵抗・ビア抵抗接続部（２８）は、ビア部分抵抗網と配線部分抵抗網を接続して配線抵抗網データを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線抵抗網作成装置および配線抵抗網作成方法に関し、特に、エレクトロマイグレーション解析などの半導体集積回路の信頼性を解析する際に使用するレイアウトから、配線抵抗網を作成する装置および配線抵抗網を作成する方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化により配線幅が小さくなっている。また、ＬＳＩの高性能化により配線内に流れる電流が増加している。そのため、配線内の電流密度が高くなり、移動する電子とメタル原子の間で運動量の交換が行われることにより配線形状に欠損が生じるエレクトロマイグレーション（以後、ＥＭと称す場合もある。）と呼ばれる現象が発生し、これが原因による故障が問題となっている。エレクトロマイグレーションによる故障を回避するため、設計段階で精度よくエレクトロマイグレーションを解析し、対策を立てることが重要となっている。
【０００３】
エレクトロマイグレーションを回避する対策としては、Ｉ／Ｏ等の電流が多く流れる部分の電源配線を太くする方法や、太幅の電源と他配線を接続するビアをアレイ状に配置し電流を分散させる方法などがとられている（例えば、特許文献１参照）。
【０００４】
特許文献１（特開２００８−３１０５６２号公報）には、配線パターンとビアの接続状態を最小限の数のノード及び抵抗によって正確に表現したシミュレーション用データを作成する技術が開示されている。図１は、特許文献１に記載の技術の動作を示すフローチャートである。ステップＳ１で、レイアウトパターンから配線パターンの抽出を行う。ステップＳ２で、配線パターンを矩形上のパターン（以下、矩形パターン）に分割する。その矩形パターンは配線パターンの各辺をパターンの内側に延ばした延長線によって作成される。ステップＳ３で、各矩形パターンに対してノードおよび抵抗の設定を行う。ステップＳ４で、ビア矩形パターンに対してノードおよび抵抗の設定を行う。ステップＳ５で、あらかじめ記憶された配線パターンのシート抵抗やビアの抵抗値に基づいて抵抗網を構成する各抵抗やビアの抵抗値を算出する。
【０００５】
以下では、上述した特許文献１に記載の技術の動作を、配線パターンを表す図を参照しながら説明する。図２は、上述のステップＳ１で、レイアウトパターンから抽出される配線パターンの構成を示す平面図である。図２の配線パターンは、１０個のビア（ビア１０１〜ビア１１０）に接続されている。上述のステップＳ２では、その配線パターンを矩形パターンに分割する処理を行う。図２の配線パターンの場合、既に１つの矩形パターンとなっている。そのため、その配線パターンそのものが１つの矩形パターンとなる。したがって、この矩形パターンそのものがビア矩形パターンと見なされる。
【０００６】
続いてステップＳ３では、矩形パターンに対するノードおよび抵抗を設定する。図２に示すように、このとき、矩形パターンＡＢＣＤの対角線の交点を、配線パターンの中心Ｏとする。その中心Ｏに、中心ノード２０１を設定する。
【０００７】
続いてステップＳ４では、中心Ｏから辺ＡＢ、辺ＡＤ、辺ＢＣ、辺ＤＣに対する垂線を引く。辺ＡＢへの垂線と辺ＡＢの交点を点Ｅとし、辺ＣＤへの垂線と辺ＣＤの交点を点Ｆとし、辺ＡＤへの垂線と辺ＡＤの交点を点Ｇとし、辺ＢＣへの垂線と辺ＢＣの交点を点Ｈとする。
【０００８】
続いて、ビアノードを設定する。図３は、ビアノードが設定された配線パターンの構成を示す平面図である。図３に示されているように、１０個のビア（ビア１０１〜ビア１１０）それぞれの中心に、ビアノード２０２を設定する。そして、各ビアノードについて線ＧＨに対する垂線を引き、ビアノードからの垂線と線分ＧＨの交点に垂線ノード２０３を設定する。ここで、ビアノード２０２と垂線ノード２０３との間を結ぶ線分に注目する。この線分内に他のビアノードが存在する場合、２つのビアノード間を結ぶように抵抗を設定する。
【０００９】
図３に示されているように、ビア１０１のビアノード２０２と垂線ノード２０３（点Ｋ）との間には、ビア１０２のビアノード２０２が存在する。したがってビア１０１とビア１０２のビアノード間を結ぶように抵抗Ｒ１を設定する。同様にビア１０３とビア１０４の間に抵抗Ｒ５、ビア１０５とビア１０６の間に抵抗Ｒ１１、ビア１０９とビア１１０の間に抵抗Ｒ１５を発生させる。
【００１０】
一方、ビアノード２０２と垂線ノード２０３を結ぶ線分内に、他のビアが存在しない場合、この線分に沿って抵抗を設定する。図３の場合、ビア１０１のビアノード２０２と線分ＯＥの間には、ビアノード２０２は存在しない。したがって、ビア１０１のビアノード２０２から線分ＯＥに引いた垂線の交点を点Ｉとし、ビア１０１のビアノード２０２と点Ｉの間に、抵抗Ｒ２を設定する。その他のビアノードに対しても同様のことを行い、抵抗Ｒ３、抵抗Ｒ４、抵抗Ｒ６、抵抗Ｒ７、抵抗Ｒ８、抵抗Ｒ９、抵抗Ｒ１０、抵抗Ｒ１２、抵抗Ｒ１３、抵抗Ｒ１４、抵抗Ｒ１６を設定する。
【００１１】
続いて、中心Ｏを通る線分ＥＦ、ＧＨに関して抵抗を設定する。図４は、中心Ｏの垂線に関する抵抗設定後の抵抗網を表す平面図である。ここでは、線分ＥＦ、線分ＧＨに沿ってノード同士が接続するように抵抗を設定する。このとき、複数の抵抗が重複しないように、隣接するノード同士が接続されるような抵抗を設定する。すなわち、線分ＩＪ間に抵抗Ｒ１７、線分ＪＯ間に抵抗Ｒ１８、線分ＭＫ間に抵抗Ｒ１９、線分ＫＯ間に抵抗Ｒ２０、線分ＯＬ間に抵抗Ｒ２１、線分ＬＮ間に抵抗Ｒ２２を設定する。
【００１２】
また、点Ｏとビア１０７のビアノード２０２との間に抵抗Ｒ２３、ビア１０７のビアノード２０２とビア１０８のビアノード２０２とのとの間に、抵抗Ｒ２４を設定する。以上の処理で図２の配線パターンに対しての抵抗網が作成される。最後にステップＳ５で、２４個の抵抗（抵抗Ｒ１〜抵抗Ｒ２４）に対する抵抗値を計算によって求めることで、エレクトロマイグレーション解析に使用する抵抗網が完成する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−３１０５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述の特許文献１に記載の技術では、ビアをアレイ状に配置している。その場合、配線の形状が複雑化するため、エレクトロマイグレーション解析の処理時間の増加が問題となることがあった。エレクトロマイグレーション解析では、レイアウトパターンから抵抗網を作成し、その抵抗網内の各ノードに任意の電圧値を与え、キルヒホッフの電流保存則を用いて、電流値の計算を行う。すなわち抵抗網のノード数をｎとした場合、変数ｎ個の連立方程式を解くこととなる。
【００１５】
コンピュータによる数値計算では、これはすなわちｎ行ｎ列の行列を解くということと同義である。行列計算の手法として最もポピュラーであるニュートン法を用いて計算すると想定した場合、電流値を求める計算で必要な計算回数は、行列のサイズである抵抗網のノード数の２〜３乗となる。
【００１６】
図４に示されるとおり、特許文献１に記載の技術で抵抗網を作成した場合、計算時は必要だが、エレクトロマイグレーション等の検証の対象とはならない点Ｏ、点Ｉ、点Ｊ、点Ｋ、点Ｌ、点Ｍ、点Ｎがノード（中心ノード２０１、垂線ノード２０３）として追加される（これらのノードのことを以後擬似ノードと呼ぶ）。よって、図４の配線パターンの電流値を求めるためには、１０個のビアノード２０２と、解析のため追加された７個の擬似ノードを合わせた１７個のノードの電流値の計算が必要である。７個の擬似ノードは、エレクトロマイグレーション解析でＥＭのチェックを行う対象外のノードである。しかしながら、特許文献１に記載の技術では、１０個のエレクトロマイグレーション解析対象ノードの電流を求めるため、本来は解析不要な７個の擬似ノード電流も求めなければならない。
【００１７】
チップ全体の配線を１度に解析しなければならない電源配線のエレクトロマイグレーション解析では、電源メッシュの各格子の１辺で、解析に不要な擬似ノードが７個増えるということになる。そのため、膨大な量の擬似ノードの電流値を計算しなければいけないことになり、エレクトロマイグレーション解析に多大な時間を費やす必要が生じていた。
【００１８】
本発明が解決しようとする課題は、配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制することにある。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記の課題を解決するために、配線パターン分割部（２２）と、ビア部分抵抗網設定部（２５）と、配線部分抵抗網設定部（２４）と、配線抵抗・ビア抵抗接続部（２８）と、出力部（３０）とを有する配線抵抗網作成装置（１０）を構成する。配線パターン分割部（２２）は、レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、配線パターンをアレイビア部分と配線部分に分割する。ビア部分抵抗網設定部（２５）は、アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定する。配線部分抵抗網設定部（２４）は、配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する。配線抵抗・ビア抵抗接続部（２８）は、ビア部分抵抗網と配線部分抵抗網を接続して配線抵抗網データを生成する。出力部（３０）は、配線抵抗網データを回路情報として出力する。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制することができるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来の技術の動作を示すフローチャートである。
【図２】図２は、レイアウトパターンから抽出される配線パターンの構成を示す平面図である。
【図３】図３は、ビアノードが設定された配線パターンの構成を示す平面図である。
【図４】図４は、中心Ｏの垂線に関する抵抗設定後の抵抗網を表す平面図である。
【図５】図５は、本実施形態の抵抗網作成システム１の構成を例示するブロックである。
【図６】図６は、本実施形態の抵抗網作成装置１０の機能構成を表すブロック図である。
【図７】図７は、本実施形態の抵抗網作成装置１０の動作を例示するフローチャートである。
【図８】図８は、レイアウトデータＤ０１から抽出される配線パターンの構成を例示する平面図である。
【図９】図９は、ステップＳ２０の処理の詳細を例示するフローチャートである。
【図１０】図１０は、ビアノードが設定された配線パターンＭ１の構成を例示する平面図である。
【図１１】図１１は、ビアノードｎ１について抵抗網抽出領域を決定するときの境界線を例示する平面図である。
【図１２】図１２は、ビア抵抗網作成領域を特定した結果を例示する平面図である。
【図１３】図１３はステップＳ４０での処理の詳細を例示するフローチャートである。
【図１４】図１４は、配線部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。
【図１５】図１５は、配線部分の配線パターンの抵抗網を特定した結果を例示する平面図である。
【図１６】図１６は、ビア部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。
【図１７】図１７は、以上の処理で求められた抵抗網の構成を例示する平面図である。
【図１８】図１８は、配線部分とビア部分を接続することによって作成された抵抗網の構成を例示する平面図である。
【図１９】図１９は、本比較例における評価用回路の構成を例示する平面図である。
【図２０】図２０は、比較対象として採用した配線パターンの構成を示す平面図である。
【図２１】図２１は、各評価回路の電流値ならびに相対誤差値を記載したテーブルである。
【図２２】図２２は、一般的に電源配線を例示する平面図である。
【図２３】図２３は、電源配線の配線パターンを例示する平面図である。
【図２４】図２４は、第２実施形態でのステップＳ４０の動作を例示するフローチャートである。
【発明を実施するための形態】
【００２３】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
図５は、本実施形態の抵抗網作成システム１の構成を例示するブロックである。抵抗網作成システム１は、レイアウトデータ記憶部２０と、抵抗網作成装置１０とを備えている。レイアウトデータ記憶部２０には、レイアウトデータ、ならびに、抵抗網の抵抗値を算出するために使用するシート抵抗値等の抵抗値算出用データを記憶している。抵抗網作成装置１０は、レイアウトデータ記憶部２０にあらかじめ記憶されたレイアウトパターン、抵抗値算出用データを入力として受け取る。そして、抵抗網作成装置１０は、抵抗網を作成し、作成した抵抗網を出力する。
【００２５】
図５に示されているように、抵抗網作成装置１０は、ＣＰＵ１２、ＲＡＭ（Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）１１、ＲＯＭ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）１４、入出力インターフェース（Ｉ／Ｏ）１３を備えている。抵抗網作成装置１０は、ＲＯＭ１３に格納された抵抗網作成プログラムに示される手順に従って動作することでその機能を実現する。
【００２６】
図６は、本実施形態の抵抗網作成装置１０の機能構成を表すブロック図である。抵抗網作成装置１０は、配線パターン抽出部２１と、配線パターン分割部２２と、分割パターン選別部２３と、配線抵抗網作成部２４と、ビア抵抗網作成部２５と、抵抗値計算部２６と、抵抗値計算部２７と、配線抵抗網・ビア抵抗網接続部２８と、配線層間抵抗網接続部２９と、出力部３０とを備えている。その配線層間抵抗網接続部２９は、異なる配線層間の抵抗網を、ビア抵抗で接続する。
【００２７】
図７は、本実施形態の抵抗網作成装置１０の動作を例示するフローチャートである。そのフローチャートに示されているように、抵抗網作成装置１０は、レイアウトデータＤ０１、抵抗値算出用データＤ０２を入力として受けとる。
【００２８】
ステップＳ１０において、レイアウトデータＤ０１を読み込み、配線パターンを作成する。ステップＳ２０において、ステップＳ１０で作成した配線パターンに対し、配線部分とビア部分とを特定し、配線部分の配線パターンとビア部分の配線パターンとに分割する。ステップＳ３０では、配線部分の配線パターンは配線抵抗網作成部２４で処理されるようにし、ビア部分の配線パターンはビア抵抗網作成部２５で処理されるように選別を行う。
【００２９】
ステップＳ４０において、配線パターンを分割した際にできる配線部分とビア部分を分ける辺の中心垂線上に、擬似ノードを設定する。そして、その擬似ノード同士を接続する抵抗素子と、擬似ノードからビア部分との境界辺に向けて境界に接するビアの数だけ抵抗素子を並列に生成する。これを配線部分の抵抗網とする。
【００３０】
ステップＳ４１において、各ビアの中心にノード（以後、ビアノードと呼ぶ）を設定し、各ビアノードを交点とし、分割したビア矩形の辺に垂直な線を引き、その垂線に交わるビアノード同士を抵抗素子で接続することで抵抗網を作成する。
【００３１】
ステップＳ５０において抵抗値算出用データＤ０２とステップＳ４０で作成した抵抗網の各抵抗素子の矩形領域の大きさから、抵抗値の算出を行う。ステップＳ５１において、抵抗値算出用データＤ０２とステップＳ４１で作成した抵抗網の各抵抗素子の矩形領域の大きさから抵抗値の算出を行う。
【００３２】
ステップＳ６０において、擬似ノードから配線部分とビア部分の境界辺との間に作られた並列抵抗素子と、ビアノードのうち配線部分とビア部分の境界辺に接するビアのビアノードとを接続する。
【００３３】
ステップＳ７０において、それまでの処理で作成した各配線パターンの抵抗網を、ビアノードの位置にビア抵抗を接続することにより、レイアウトデータの抵抗網とする。
【００３４】
ステップＳ８０において、ステップＳ７０で作成した抵抗網を抵抗網データＤ０３として出力する。
【００３５】
以下において、本実施形態の抵抗網作成装置１０の動作を、具体的に説明する。入力となるレイアウトデータＤ０１は、複数の配線層の配線パターン形状、配線層間を接続するビアの位置などを示すデータを含んでいる。上述のステップＳ１０では、入力のレイアウトデータＤ０１から、配線パターンの抽出を行う。抽出する配線パターンとは、１つの配線層の配線形状と、配線に接続されるビアの位置情報とを含んでいる。
【００３６】
図８は、レイアウトデータＤ０１から抽出される配線パターンの構成を例示する平面図である。レイアウトデータＤ０１は配線パターンＭ１と配線パターンＭ２のように、複数の配線パターンを含んでいる。このとき、例えば配線パターンＭ１（領域ＡＢＤＣ）が、１つの配線パターンとして抽出される。図８に示されているように、配線Ｍ１は、複数のビア（ビアＶ１〜ビアＶ１０）を備えている。
【００３７】
なお、レイアウトデータＤ０１が複数の配線パターンを含んでいるとき、ステップＳ１０では、複数の配線パターンの各々が抽出される。抵抗網作成装置１０は、複数の配線パターンの各々に対し、抵抗網の作成を行う。以下では、本実施形態に対する理解を容易にするために、配線パターンＭ１（領域ＡＢＤＣ）の抵抗網を作成する場合のステップＳ２０〜ステップＳ６０までの処理内容を説明する。
【００３８】
上述のステップＳ２０では、アレイビアとして抵抗網を抽出するビア部分と、配線として抵抗網を抽出する部分とに配線パターンの領域を分割する。図９は、ステップＳ２０の処理の詳細を例示するフローチャートである。ステップＳ２０１において、各ビアに対してあらかじめ設定した距離Ａの範囲内に他のビアが存在するかを検索し、配線パターン中にアレイビアがないかを確認する。その検索の結果、近接するビアが存在する場合は、そのビアの集合をアレイビアとする。
【００３９】
上述の図８の配線パターンＭ１の場合、矢印を距離Ａとすると、ビアＶ１、ビアＶ２、ビアＶ３、ビアＶ４の集合を第１アレイビアＶＧ１とする。また、ビアＶ５、ビアＶ６、ビアＶ７、ビアＶ８、ビアＶ９、ビアＶ１０の集合を第２アレイビアＶＧ２とする。
【００４０】
図９に戻り、ステップＳ２０２において、各ビアの中心部分に、抵抗網作成時にノードとなるビアノードを定義する。図１０は、ビアノードが設定された配線パターンＭ１の構成を例示する平面図である。図１０に示されているように、ビアＶ１〜ビアＶ１０に対応するビアノードとして、ビアノードｎ１〜ビアノードｎ１０が設定されている。
【００４１】
図９に戻り、ステップＳ２０３において、各ビアの抵抗網抽出領域を決定する。このとき、配線パターンＭ１の長手方向（配線方向）に垂直な線分ＡＣ（または、線分ＢＤ）の平行な方向をＸ軸方向とし、線分ＡＢ（または、線分ＣＤ）に平行な方向をＹ軸方向とする座標を定義する。その座標に基づいて、ビアの中心を原点とする座標軸を特定する。
【００４２】
そして、原点のビアノード以外のビアノードを、対象ビアノードとして特定する。原点のビアノードと対象ビアノードとの間の中点を通り、Ｘ軸、Ｙ軸に平行な線をビア間の抵抗網抽出領域の境界線とする。
【００４３】
図１１は、ビアノードｎ１について抵抗網抽出領域を決定するときのＸ軸線、Ｙ軸線ならびにビア間の境界線を例示する平面図である。ビアノードｎ１を原点としてＸ軸、Ｙ軸を特定する。原点以外にＸ軸、Ｙ軸に交わるビアノードがないか調べる。図１１に示されているように、この場合、Ｘ軸はビアノードｎ３に交差し、Ｙ軸はビアノードｎ２に交差している。
【００４４】
このとき、Ｘ軸、Ｙ軸上に複数のビアノードが交わっている場合は、原点のビアノードにもっとも近いビアノードを、抵抗網抽出領域の境界線を定めるための対象ビアノードとする。対象ビアノードを特定した後、ビアノードｎ１とビアノードｎ２、またビアノードｎ１とビアノードｎ３の中点を通り、ビアノードを結ぶ線分に垂直な線を引く。これをビア間の抵抗網抽出領域の境界線とする。
【００４５】
こうして求めた線分ＡＢと、線分ＡＣと、ビアノードｎ１とビアノードｎ２の間の境界線と、ビアノードｎ１とビアノードｎ３と間の境界線とで囲まれた領域が、ビアノードｎ１の抵抗網抽出領域となる。以上の処理をアレイビアの各ビアノードに対して実施する。
【００４６】
最後に、配線部分の配線パターンとビア部分の配線パターンとを分割する線（分割線）を設定する。ビアノードｎ２、ビアノードｎ４を基準とした場合、配線パターンＭ１の縁端側（線分ＡＢ）と逆側には、第１アレイビアＶＧ１に含まれるビアノードがない。そのため、ビアノード間の中点を通る線からは求められない線を分割線として決定することで、ビアノードｎ２、ビアノードｎ４の抵抗網抽出領域を設定する。
【００４７】
このとき、ビアの抵抗網抽出を簡単にするため、引こうとしている分割線に平行な境界線とビアノードとの距離を求め、分割線とビアノードとの距離が、境界線とビアノードとの距離と同じになるようにする。
【００４８】
図１２は、ビア抵抗網作成領域を特定した結果を例示する平面図である。ビアノードｎ２の分割線（線分ＣＤ側の線）は、ビアノードｎ１とビアノードｎ２との間の境界線に対し、その境界線に平行でビアノードｎ２を通る線を対象軸に線対称となる位置に設けられている。その分割線をビアノードｎ２のビア抵抗網作成領域の境界線とする。同様に、ビアノードｎ４の分割線は、ビアノードｎ３とビアノードｎ４との間の境界線に対し、ビアノードｎ４を通る線を対象軸に線対称となる位置に設けられている。
【００４９】
図９に戻り、ステップＳ２０５において、ステップＳ２０１で求めたアレイビアの各ビアの抵抗網作成領域の集合をビア部分、ビア抵抗網作成領域に選ばれなかった部分を配線部分として分割を行う。図１２に示すように領域ＡＢＥＦ、ＣＤＧＨがビア部分、領域ＥＦＧＨが配線部分となる。
【００５０】
ステップＳ２０１〜ステップＳ２０５の処理が終わった後、上述のステップＳ３０の処理が行われる、ステップＳ３０では、ステップＳ２０での処理結果に基づいて、配線部分の配線パターンに対する処理がステップＳ４０で実施され、ビア部分の配線パターンに対する処理がステップＳ４１で実施されるように、処理結果の振り分けを行う。その振り分けが行われた後、配線部分（領域ＥＦＧＨ）の抵抗網作成処理と、ビア部分（領域ＡＢＥＦ、ＣＤＧＨ）の抵抗網作成処理とが実行される。
【００５１】
上述したように、ステップＳ４０において、配線部分の配線パターンの抵抗網作成処理を実行する。具体的には、配線部分の配線パターンを、ビアノードに接続する部分とそうでない部分に領域を分割し、それぞれの領域で抵抗を作成し、作成した抵抗を所定の規則に基づいて接続することで抵抗網の作成処理が行われる。
【００５２】
図１３はステップＳ４０での処理の詳細を例示するフローチャートである。ステップＳ４０１において、ビア接続抵抗用の分割線を設定する。図１４は、配線部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。ビア部分と配線部分の境界（図１４の場合、線分ＥＦまたはＧＨ）に分割線を持つビアを特定し、その分割線に直角な線を、配線部分に延長して引く。具体的には、第１アレイビアＶＧ１においては、ビアノードｎ２とビアノードｎ４とを特定し、線分ＫＬを領域ＥＦＨＧに引く。同様に、第２アレイビアＶＧ２においては、ビアノードｎ５とビアノードｎ７とビアノードｎ９を特定し、線分ＱＯと線分ＲＰを領域ＥＦＨＧに引く。
【００５３】
ステップＳ４０２において、図１４に示すように、分割線（ビア部分と配線部分の境界線）である線分ＥＦ、ＧＨと最短距離にあるビアノードとの距離のａ倍の距離の地点に、線分ＥＦ、線分ＧＨと平行な線分ＩＪ、線分ＭＮを引く。
【００５４】
ここで、距離を決める変数ａは配線からビアに流れる電流の方向の数やアレイビアのサイズに依存して最適値が変わり、１〜２が妥当である。以上の処理で区切られた領域ＥＩＫＬ、領域ＫＬＦＪ、領域ＭＧＯＱ、領域ＯＱＰＲ、領域ＰＲＮＨがビアと配線を接続する部分の並列配線抵抗抽出領域となる。そして、残りの部分（領域ＩＪＮＭ）が配線抵抗抽出領域となる。
【００５５】
ステップＳ４０３において、各抵抗抽出領域について電流の流れる方向と平行に抵抗素子を設定する。ステップＳ４０４において、各抵抗抽出領域で作成した抵抗を接続する。このような処理によって、配線部分の抵抗網が作成される。図１５は、配線部分の配線パターンの抵抗網を特定した結果を例示する平面図である。図１５に示されているように、領域ＥＩＫＬ、領域ＫＬＦＪ、領域ＭＧＯＱ、領域ＯＱＰＲおよび領域ＰＲＮＨに、ビアと配線を接続する部分の並列配線抵抗が設けられている。また、残りの部分（領域ＩＪＮＭ）に配線抵抗が設けられている。
【００５６】
続いて、ビア部分の配線パターンの抵抗網作成処理について説明する。図１６は、ビア部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。上述のステップＳ４１において、ステップＳ２０で求めた各ビアの抵抗網抽出領域について、ビアノードを中心としてＸ軸線、Ｙ軸線方法にそれぞれ抵抗素子を作成する。なお、配線パターンＭ１の境界線である線分ＡＢ、線分ＡＣ、線分ＢＤ、線分ＣＤに交わる部分の抵抗素子は、浮き抵抗となるので削除する。また、図１６に示されているように、各ビア抵抗網をアレイビアとして接続し、直列に接続する抵抗素子は１素子に縮退する。
【００５７】
その後、上述のステップＳ５０において、入力したシート抵抗値とステップＳ２０、Ｓ４０で求めた各抵抗網作成領域から抵抗値を求める。同様に、ステップＳ５１において、入力したシート抵抗値とステップＳ２０、ステップＳ４１で求めた各抵抗網作成領域から抵抗値を求める。図１７は、以上の処理で求められた抵抗網の構成を例示する平面図である。図１７に示されているように、配線パターンＭ１内の各抵抗が配置されて抵抗網が構成されている。
【００５８】
続いて、上述のステップＳ６０の処理について説明する。ステップＳ６０では、配線部分の配線パターンの抵抗網とビア部分の配線パターンの抵抗網とを接続する。図１８は、配線部分の配線パターンの抵抗網とビア部分の配線パターンの抵抗網とを接続することによって作成された抵抗網の構成を例示する平面図である。上述した図１７の平面図に示されているように、ビア部分と配線部分の接続点には、直列接続の抵抗素子が配置される場合がある。これは助長であるので、ステップＳ６０において、直列接続の抵抗素子を１つの抵抗素子に縮退する。
【００５９】
続いて、上述のステップＳ７０の処理について説明する。ステップＳ７０では、レイアウトデータＤ０１に含まれる複数の配線パターンに対して、ステップＳ２０〜Ｓ６０で作成した抵抗網をビアの位置で接続する。ステップＳ８０において、こうしてできた抵抗網を抵抗網データＤ０３として出力する。
【００６０】
エレクトロマイグレーション解析において、本実施形態の抵抗網作成システム１によって作成された抵抗網データＤ０３を用いることで、大幅な解析時間の削減を実現することが可能となる。エレクトロマイグレーション解析では、抵抗網から電流値を求める解析が行われる。この場合、一般的にキルヒホッフの法則を用いて連立方程式を構成し、各ノード・素子の電圧、電流を求める手法が用いられる。連立方程式の解法で有名な手法が、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）などで用いられているＬＵ分解法である。
【００６１】
ＬＵ分解法を使ってエレクトロマイグレーション解析を行うことを想定してＬＵ分解法の１回あたりの演算回数から解析時間が削減されるメカニズムを説明する。まず、ＬＵ分解法の１回あたりの演算回数は、連立方程式がどのような形であるかに依存する。しかしながら、一般的に連立方程式の変数の数の２乗〜３乗の回数の演算が実行される。また、ＬＵ分解法の連立方程式の変数にはノードが用いられる。これは、回路中の素子数よりノード数の方が少ないため、より少ない演算回数で解析が可能となるためである。
【００６２】
上述した図４に示す配線パターンでは、１０個のビアノードと７個の擬似ノードとを合わせた１７個のノードが連立方程式の変数となる。ＬＵ分解法を用いた場合の演算回数が、連立方程式の変数の数の２乗で推移するとした場合、図４に示す配線パターンでは、１回の解析に必要な演算回数は２８９回となる。
【００６３】
本実施形態の配線パターンＭ１では、図１８に示されているように、１０個のビアノードと２個の擬似ノード（ｇ１０１、ｇ１０２）を合わせた１２個のノードが連立方程式の変数となる。したがって、本実施形態の配線パターンＭ１では、１回の解析に必要な演算回数は１４４回となる。
【００６４】
このように、本実施形態の抵抗網作成システム１から出力される抵抗網データＤ０３を用いることで、従来技術に対し半分以下の演算回数で解析が実現できる。また、従来技術ではビアのアレイ数が大きくなるとノード数が増加してしまうのに対し、本実施形態では、常に２個の擬似ノードしか発生しない。
【００６５】
［比較例］
以下では、本実施形態の比較例について説明を行う。この比較例においては、本実施形態の抵抗網作成システム１による抵抗網データＤ０３を用いた解析と、他の抵抗網作成装置によって作成された抵抗網データを用いた解析とにおける精度についての比較を行う。
【００６６】
図１９は、本比較例における評価用回路の構成を例示する平面図である。図１９の（ａ）、（ｂ）、（ｃ）、（ｄ）の４種類の配線パターンを用い、任意の１方向の配線に０．１Ａの定電流を流したときのアレイビアの各ビアに流れる電流値の測定をＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）で行った。なお、アレイビアのサイズには３行３列、４行４列、５行５列の３種類を用いた。ビア部分と配線部分を接続する並列抵抗値を決めるための変数ａには１を設定した。
【００６７】
図２０は、比較対象として採用した配線パターンの構成を示す平面図である。その配線パターンは、メッシュ状の抵抗網を備えている。図２０の配線パターンに対し、許第３０１７１３１号の方法を用いてＳＰＩＣＥシミュレーションを実行した結果を比較対象として使用している。
【００６８】
図２１は、各評価回路の電流値ならびに相対誤差値を記載したテーブルである。図２１に示されているように、本実施形態で作成した抵抗網は、リファレンスの抵抗網に対し電流値の相対誤差が最も大きい場合で２．８７２％である。このように、本実施形態では、ほとんど精度劣化することなく配線抵抗網を表現することができる。
【００６９】
［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。本実施例は電源配線のように単純なメッシュ状の配線された場合に有用な方法である。一般的に電源配線は、図２２に例示するように横軸の配線と縦軸の配線を別のメタル層（Ｍｅｔａｌ３，Ｍｅｔａｌ４）に引き、縦軸配線と横軸配線の交点をビアＶｉａで接続することで形成される。このような場合配線パターンは全て図２３と同等の形状となる。
【００７０】
配線パターンが図２３の場合、配線部分とビア部分の境界線に接するビアに均等に配線からの電流が流れればよい。第１実施形態の説明で使用した図１０を参照すると、ビアノードｎ２、ビアノードｎ４、ビアノードｎ５、ビアノードｎ７、ビアノードｎ９と配線部分の擬似ノードの間に接続する抵抗素子の抵抗値は、配線部分の総抵抗値が変わらなければどのような値を用いてもかまわない。第２実施形態では、配線部分とビア部分を接続する抵抗素子に、微小抵抗を用いることで、配線部分の抵抗網作成を簡略化させている。
【００７１】
第２実施形態の動作では、第１実施形態の動作と比較して、ステップＳ４０の処理が異なっている。第１実施形態では、配線部分とビア部分を接続する抵抗素子を作成するため、配線部分とビア部分の境界線からビアノードから境界線までの垂線の距離を係数倍した地点に配線部分内の分割線を設けている。その分割線によってできる各領域に対し抵抗素子を作成し、抵抗網を形成する。
【００７２】
第２実施形態では、ステップＳ４０の処理を、図２４のフローチャートに従って行う。図２４を参照すると、ステップＳ４１１において、ビア部分と配線部分を接続する微小抵抗素子を作成する。ステップＳ４１２において、配線部分として割り当てられた領域について電流が流れる方向と平行に抵抗素子を作成する。ステップＳ４１３において、ステップＳ４１１、Ｓ４１２で作成した抵抗素子を接続する。
【００７３】
上述の第２本実施形態の動作を、具体的に説明する。ステップＳ４１１では、配線部分とビア部分の境界（図１２の線分ＥＦ、ＧＨ）上にあるビア領域の数分抵抗素子を作成する。続いてステップＳ４１２では、配線部分として割り当てられた領域（図１２の領域ＥＦＧＨ）について、電流が流れる方向と平行に抵抗素子を作成する。最後にＳ４１２では、Ｓ４１１で作成した微小抵抗の片方の節点と、Ｓ４１２で作成した抵抗素子とを接続する。
【００７４】
その後、上述のステップＳ５０において、ステップＳ４１１で作成した抵抗素子に限りなく０に近い微小抵抗値を設定し、ステップＳ４１２で作成した抵抗素子に配線部分の全領域を１抵抗素子とした場合の抵抗値を設定する。なお、微小抵抗値には解析で求める電流値に影響が及ばないような値であり、かつ、解析時にオーバーフローが起こる原因とならないように、配線抵抗値の１０−６程度の値を用いるのがよい。
【００７５】
第２実施形態では配線部分とビア部分を接続する抵抗素子の抵抗値を考慮する必要が無くなる。そのため、ステップＳ４０の処理の簡略化をすることが可能となり、抵抗網作成処理の処理時間が削減できる。
【００７６】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００７７】
１…抵抗網作成システム
１０…抵抗網作成装置
１１…ＲＡＭ（Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
１２…ＣＰＵ
１３…入出力インターフェース（Ｉ／Ｏ）
１４…ＲＯＭ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）
２０…レイアウトデータ記憶部
２１…配線パターン抽出部
２２…配線パターン分割部
２３…分割パターン選別部
２４…配線抵抗網作成部
２５…ビア抵抗網作成部
２６…抵抗値計算部
２７…抵抗値計算部
２８…配線抵抗網・ビア抵抗網接続部
２９…配線層間抵抗網接続部
３０…出力部
ｇ１０１…擬似ノード
ｇ１０２…擬似ノード
Ｄ０１…レイアウトデータ
Ｄ０２…抵抗値算出用データ
Ｄ０３…抵抗網データ
Ｖ１…ビア
Ｖ２…ビア
Ｖ３…ビア
Ｖ４…ビア
Ｖ５…ビア
Ｖ６…ビア
Ｖ７…ビア
Ｖ８…ビア
Ｖ９…ビア
Ｖ１０…ビア
ＶＧ１…第１アレイビア
ＶＧ２…第２アレイビア
Ｍ１…配線パターン
Ｍ２…配線パターン
ｎ１…ビアノード
ｎ２…ビアノード
ｎ３…ビアノード
ｎ４…ビアノード
ｎ５…ビアノード
ｎ６…ビアノード
ｎ７…ビアノード
ｎ８…ビアノード
ｎ９…ビアノード
ｎ１０…ビアノード
１０１…ビア
１０２…ビア
１０３…ビア
１０４…ビア
１０５…ビア
１０６…ビア
１０７…ビア
１０８…ビア
１０９…ビア
１１０…ビア
２０１…中心ノード
２０２…ビアノード
２０３…垂線ノード
Ｒ１…抵抗
Ｒ２…抵抗
Ｒ３…抵抗
Ｒ４…抵抗
Ｒ５…抵抗
Ｒ６…抵抗
Ｒ７…抵抗
Ｒ８…抵抗
Ｒ９…抵抗
Ｒ１０…抵抗
Ｒ１１…抵抗
Ｒ１２…抵抗
Ｒ１３…抵抗
Ｒ１４…抵抗
Ｒ１５…抵抗
Ｒ１６…抵抗
Ｒ１７…抵抗
Ｒ１８…抵抗
Ｒ１９…抵抗
Ｒ２０…抵抗
Ｒ２１…抵抗
Ｒ２２…抵抗
Ｒ２３…抵抗
Ｒ２４…抵抗
【技術分野】
【０００１】
本発明は、配線抵抗網作成装置および配線抵抗網作成方法に関し、特に、エレクトロマイグレーション解析などの半導体集積回路の信頼性を解析する際に使用するレイアウトから、配線抵抗網を作成する装置および配線抵抗網を作成する方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化により配線幅が小さくなっている。また、ＬＳＩの高性能化により配線内に流れる電流が増加している。そのため、配線内の電流密度が高くなり、移動する電子とメタル原子の間で運動量の交換が行われることにより配線形状に欠損が生じるエレクトロマイグレーション（以後、ＥＭと称す場合もある。）と呼ばれる現象が発生し、これが原因による故障が問題となっている。エレクトロマイグレーションによる故障を回避するため、設計段階で精度よくエレクトロマイグレーションを解析し、対策を立てることが重要となっている。
【０００３】
エレクトロマイグレーションを回避する対策としては、Ｉ／Ｏ等の電流が多く流れる部分の電源配線を太くする方法や、太幅の電源と他配線を接続するビアをアレイ状に配置し電流を分散させる方法などがとられている（例えば、特許文献１参照）。
【０００４】
特許文献１（特開２００８−３１０５６２号公報）には、配線パターンとビアの接続状態を最小限の数のノード及び抵抗によって正確に表現したシミュレーション用データを作成する技術が開示されている。図１は、特許文献１に記載の技術の動作を示すフローチャートである。ステップＳ１で、レイアウトパターンから配線パターンの抽出を行う。ステップＳ２で、配線パターンを矩形上のパターン（以下、矩形パターン）に分割する。その矩形パターンは配線パターンの各辺をパターンの内側に延ばした延長線によって作成される。ステップＳ３で、各矩形パターンに対してノードおよび抵抗の設定を行う。ステップＳ４で、ビア矩形パターンに対してノードおよび抵抗の設定を行う。ステップＳ５で、あらかじめ記憶された配線パターンのシート抵抗やビアの抵抗値に基づいて抵抗網を構成する各抵抗やビアの抵抗値を算出する。
【０００５】
以下では、上述した特許文献１に記載の技術の動作を、配線パターンを表す図を参照しながら説明する。図２は、上述のステップＳ１で、レイアウトパターンから抽出される配線パターンの構成を示す平面図である。図２の配線パターンは、１０個のビア（ビア１０１〜ビア１１０）に接続されている。上述のステップＳ２では、その配線パターンを矩形パターンに分割する処理を行う。図２の配線パターンの場合、既に１つの矩形パターンとなっている。そのため、その配線パターンそのものが１つの矩形パターンとなる。したがって、この矩形パターンそのものがビア矩形パターンと見なされる。
【０００６】
続いてステップＳ３では、矩形パターンに対するノードおよび抵抗を設定する。図２に示すように、このとき、矩形パターンＡＢＣＤの対角線の交点を、配線パターンの中心Ｏとする。その中心Ｏに、中心ノード２０１を設定する。
【０００７】
続いてステップＳ４では、中心Ｏから辺ＡＢ、辺ＡＤ、辺ＢＣ、辺ＤＣに対する垂線を引く。辺ＡＢへの垂線と辺ＡＢの交点を点Ｅとし、辺ＣＤへの垂線と辺ＣＤの交点を点Ｆとし、辺ＡＤへの垂線と辺ＡＤの交点を点Ｇとし、辺ＢＣへの垂線と辺ＢＣの交点を点Ｈとする。
【０００８】
続いて、ビアノードを設定する。図３は、ビアノードが設定された配線パターンの構成を示す平面図である。図３に示されているように、１０個のビア（ビア１０１〜ビア１１０）それぞれの中心に、ビアノード２０２を設定する。そして、各ビアノードについて線ＧＨに対する垂線を引き、ビアノードからの垂線と線分ＧＨの交点に垂線ノード２０３を設定する。ここで、ビアノード２０２と垂線ノード２０３との間を結ぶ線分に注目する。この線分内に他のビアノードが存在する場合、２つのビアノード間を結ぶように抵抗を設定する。
【０００９】
図３に示されているように、ビア１０１のビアノード２０２と垂線ノード２０３（点Ｋ）との間には、ビア１０２のビアノード２０２が存在する。したがってビア１０１とビア１０２のビアノード間を結ぶように抵抗Ｒ１を設定する。同様にビア１０３とビア１０４の間に抵抗Ｒ５、ビア１０５とビア１０６の間に抵抗Ｒ１１、ビア１０９とビア１１０の間に抵抗Ｒ１５を発生させる。
【００１０】
一方、ビアノード２０２と垂線ノード２０３を結ぶ線分内に、他のビアが存在しない場合、この線分に沿って抵抗を設定する。図３の場合、ビア１０１のビアノード２０２と線分ＯＥの間には、ビアノード２０２は存在しない。したがって、ビア１０１のビアノード２０２から線分ＯＥに引いた垂線の交点を点Ｉとし、ビア１０１のビアノード２０２と点Ｉの間に、抵抗Ｒ２を設定する。その他のビアノードに対しても同様のことを行い、抵抗Ｒ３、抵抗Ｒ４、抵抗Ｒ６、抵抗Ｒ７、抵抗Ｒ８、抵抗Ｒ９、抵抗Ｒ１０、抵抗Ｒ１２、抵抗Ｒ１３、抵抗Ｒ１４、抵抗Ｒ１６を設定する。
【００１１】
続いて、中心Ｏを通る線分ＥＦ、ＧＨに関して抵抗を設定する。図４は、中心Ｏの垂線に関する抵抗設定後の抵抗網を表す平面図である。ここでは、線分ＥＦ、線分ＧＨに沿ってノード同士が接続するように抵抗を設定する。このとき、複数の抵抗が重複しないように、隣接するノード同士が接続されるような抵抗を設定する。すなわち、線分ＩＪ間に抵抗Ｒ１７、線分ＪＯ間に抵抗Ｒ１８、線分ＭＫ間に抵抗Ｒ１９、線分ＫＯ間に抵抗Ｒ２０、線分ＯＬ間に抵抗Ｒ２１、線分ＬＮ間に抵抗Ｒ２２を設定する。
【００１２】
また、点Ｏとビア１０７のビアノード２０２との間に抵抗Ｒ２３、ビア１０７のビアノード２０２とビア１０８のビアノード２０２とのとの間に、抵抗Ｒ２４を設定する。以上の処理で図２の配線パターンに対しての抵抗網が作成される。最後にステップＳ５で、２４個の抵抗（抵抗Ｒ１〜抵抗Ｒ２４）に対する抵抗値を計算によって求めることで、エレクトロマイグレーション解析に使用する抵抗網が完成する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−３１０５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述の特許文献１に記載の技術では、ビアをアレイ状に配置している。その場合、配線の形状が複雑化するため、エレクトロマイグレーション解析の処理時間の増加が問題となることがあった。エレクトロマイグレーション解析では、レイアウトパターンから抵抗網を作成し、その抵抗網内の各ノードに任意の電圧値を与え、キルヒホッフの電流保存則を用いて、電流値の計算を行う。すなわち抵抗網のノード数をｎとした場合、変数ｎ個の連立方程式を解くこととなる。
【００１５】
コンピュータによる数値計算では、これはすなわちｎ行ｎ列の行列を解くということと同義である。行列計算の手法として最もポピュラーであるニュートン法を用いて計算すると想定した場合、電流値を求める計算で必要な計算回数は、行列のサイズである抵抗網のノード数の２〜３乗となる。
【００１６】
図４に示されるとおり、特許文献１に記載の技術で抵抗網を作成した場合、計算時は必要だが、エレクトロマイグレーション等の検証の対象とはならない点Ｏ、点Ｉ、点Ｊ、点Ｋ、点Ｌ、点Ｍ、点Ｎがノード（中心ノード２０１、垂線ノード２０３）として追加される（これらのノードのことを以後擬似ノードと呼ぶ）。よって、図４の配線パターンの電流値を求めるためには、１０個のビアノード２０２と、解析のため追加された７個の擬似ノードを合わせた１７個のノードの電流値の計算が必要である。７個の擬似ノードは、エレクトロマイグレーション解析でＥＭのチェックを行う対象外のノードである。しかしながら、特許文献１に記載の技術では、１０個のエレクトロマイグレーション解析対象ノードの電流を求めるため、本来は解析不要な７個の擬似ノード電流も求めなければならない。
【００１７】
チップ全体の配線を１度に解析しなければならない電源配線のエレクトロマイグレーション解析では、電源メッシュの各格子の１辺で、解析に不要な擬似ノードが７個増えるということになる。そのため、膨大な量の擬似ノードの電流値を計算しなければいけないことになり、エレクトロマイグレーション解析に多大な時間を費やす必要が生じていた。
【００１８】
本発明が解決しようとする課題は、配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制することにある。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記の課題を解決するために、配線パターン分割部（２２）と、ビア部分抵抗網設定部（２５）と、配線部分抵抗網設定部（２４）と、配線抵抗・ビア抵抗接続部（２８）と、出力部（３０）とを有する配線抵抗網作成装置（１０）を構成する。配線パターン分割部（２２）は、レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、配線パターンをアレイビア部分と配線部分に分割する。ビア部分抵抗網設定部（２５）は、アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定する。配線部分抵抗網設定部（２４）は、配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する。配線抵抗・ビア抵抗接続部（２８）は、ビア部分抵抗網と配線部分抵抗網を接続して配線抵抗網データを生成する。出力部（３０）は、配線抵抗網データを回路情報として出力する。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、配線形状の複雑化に起因するエレクトロマイグレーション解析の処理時間の増加を抑制することができるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来の技術の動作を示すフローチャートである。
【図２】図２は、レイアウトパターンから抽出される配線パターンの構成を示す平面図である。
【図３】図３は、ビアノードが設定された配線パターンの構成を示す平面図である。
【図４】図４は、中心Ｏの垂線に関する抵抗設定後の抵抗網を表す平面図である。
【図５】図５は、本実施形態の抵抗網作成システム１の構成を例示するブロックである。
【図６】図６は、本実施形態の抵抗網作成装置１０の機能構成を表すブロック図である。
【図７】図７は、本実施形態の抵抗網作成装置１０の動作を例示するフローチャートである。
【図８】図８は、レイアウトデータＤ０１から抽出される配線パターンの構成を例示する平面図である。
【図９】図９は、ステップＳ２０の処理の詳細を例示するフローチャートである。
【図１０】図１０は、ビアノードが設定された配線パターンＭ１の構成を例示する平面図である。
【図１１】図１１は、ビアノードｎ１について抵抗網抽出領域を決定するときの境界線を例示する平面図である。
【図１２】図１２は、ビア抵抗網作成領域を特定した結果を例示する平面図である。
【図１３】図１３はステップＳ４０での処理の詳細を例示するフローチャートである。
【図１４】図１４は、配線部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。
【図１５】図１５は、配線部分の配線パターンの抵抗網を特定した結果を例示する平面図である。
【図１６】図１６は、ビア部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。
【図１７】図１７は、以上の処理で求められた抵抗網の構成を例示する平面図である。
【図１８】図１８は、配線部分とビア部分を接続することによって作成された抵抗網の構成を例示する平面図である。
【図１９】図１９は、本比較例における評価用回路の構成を例示する平面図である。
【図２０】図２０は、比較対象として採用した配線パターンの構成を示す平面図である。
【図２１】図２１は、各評価回路の電流値ならびに相対誤差値を記載したテーブルである。
【図２２】図２２は、一般的に電源配線を例示する平面図である。
【図２３】図２３は、電源配線の配線パターンを例示する平面図である。
【図２４】図２４は、第２実施形態でのステップＳ４０の動作を例示するフローチャートである。
【発明を実施するための形態】
【００２３】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
図５は、本実施形態の抵抗網作成システム１の構成を例示するブロックである。抵抗網作成システム１は、レイアウトデータ記憶部２０と、抵抗網作成装置１０とを備えている。レイアウトデータ記憶部２０には、レイアウトデータ、ならびに、抵抗網の抵抗値を算出するために使用するシート抵抗値等の抵抗値算出用データを記憶している。抵抗網作成装置１０は、レイアウトデータ記憶部２０にあらかじめ記憶されたレイアウトパターン、抵抗値算出用データを入力として受け取る。そして、抵抗網作成装置１０は、抵抗網を作成し、作成した抵抗網を出力する。
【００２５】
図５に示されているように、抵抗網作成装置１０は、ＣＰＵ１２、ＲＡＭ（Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）１１、ＲＯＭ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）１４、入出力インターフェース（Ｉ／Ｏ）１３を備えている。抵抗網作成装置１０は、ＲＯＭ１３に格納された抵抗網作成プログラムに示される手順に従って動作することでその機能を実現する。
【００２６】
図６は、本実施形態の抵抗網作成装置１０の機能構成を表すブロック図である。抵抗網作成装置１０は、配線パターン抽出部２１と、配線パターン分割部２２と、分割パターン選別部２３と、配線抵抗網作成部２４と、ビア抵抗網作成部２５と、抵抗値計算部２６と、抵抗値計算部２７と、配線抵抗網・ビア抵抗網接続部２８と、配線層間抵抗網接続部２９と、出力部３０とを備えている。その配線層間抵抗網接続部２９は、異なる配線層間の抵抗網を、ビア抵抗で接続する。
【００２７】
図７は、本実施形態の抵抗網作成装置１０の動作を例示するフローチャートである。そのフローチャートに示されているように、抵抗網作成装置１０は、レイアウトデータＤ０１、抵抗値算出用データＤ０２を入力として受けとる。
【００２８】
ステップＳ１０において、レイアウトデータＤ０１を読み込み、配線パターンを作成する。ステップＳ２０において、ステップＳ１０で作成した配線パターンに対し、配線部分とビア部分とを特定し、配線部分の配線パターンとビア部分の配線パターンとに分割する。ステップＳ３０では、配線部分の配線パターンは配線抵抗網作成部２４で処理されるようにし、ビア部分の配線パターンはビア抵抗網作成部２５で処理されるように選別を行う。
【００２９】
ステップＳ４０において、配線パターンを分割した際にできる配線部分とビア部分を分ける辺の中心垂線上に、擬似ノードを設定する。そして、その擬似ノード同士を接続する抵抗素子と、擬似ノードからビア部分との境界辺に向けて境界に接するビアの数だけ抵抗素子を並列に生成する。これを配線部分の抵抗網とする。
【００３０】
ステップＳ４１において、各ビアの中心にノード（以後、ビアノードと呼ぶ）を設定し、各ビアノードを交点とし、分割したビア矩形の辺に垂直な線を引き、その垂線に交わるビアノード同士を抵抗素子で接続することで抵抗網を作成する。
【００３１】
ステップＳ５０において抵抗値算出用データＤ０２とステップＳ４０で作成した抵抗網の各抵抗素子の矩形領域の大きさから、抵抗値の算出を行う。ステップＳ５１において、抵抗値算出用データＤ０２とステップＳ４１で作成した抵抗網の各抵抗素子の矩形領域の大きさから抵抗値の算出を行う。
【００３２】
ステップＳ６０において、擬似ノードから配線部分とビア部分の境界辺との間に作られた並列抵抗素子と、ビアノードのうち配線部分とビア部分の境界辺に接するビアのビアノードとを接続する。
【００３３】
ステップＳ７０において、それまでの処理で作成した各配線パターンの抵抗網を、ビアノードの位置にビア抵抗を接続することにより、レイアウトデータの抵抗網とする。
【００３４】
ステップＳ８０において、ステップＳ７０で作成した抵抗網を抵抗網データＤ０３として出力する。
【００３５】
以下において、本実施形態の抵抗網作成装置１０の動作を、具体的に説明する。入力となるレイアウトデータＤ０１は、複数の配線層の配線パターン形状、配線層間を接続するビアの位置などを示すデータを含んでいる。上述のステップＳ１０では、入力のレイアウトデータＤ０１から、配線パターンの抽出を行う。抽出する配線パターンとは、１つの配線層の配線形状と、配線に接続されるビアの位置情報とを含んでいる。
【００３６】
図８は、レイアウトデータＤ０１から抽出される配線パターンの構成を例示する平面図である。レイアウトデータＤ０１は配線パターンＭ１と配線パターンＭ２のように、複数の配線パターンを含んでいる。このとき、例えば配線パターンＭ１（領域ＡＢＤＣ）が、１つの配線パターンとして抽出される。図８に示されているように、配線Ｍ１は、複数のビア（ビアＶ１〜ビアＶ１０）を備えている。
【００３７】
なお、レイアウトデータＤ０１が複数の配線パターンを含んでいるとき、ステップＳ１０では、複数の配線パターンの各々が抽出される。抵抗網作成装置１０は、複数の配線パターンの各々に対し、抵抗網の作成を行う。以下では、本実施形態に対する理解を容易にするために、配線パターンＭ１（領域ＡＢＤＣ）の抵抗網を作成する場合のステップＳ２０〜ステップＳ６０までの処理内容を説明する。
【００３８】
上述のステップＳ２０では、アレイビアとして抵抗網を抽出するビア部分と、配線として抵抗網を抽出する部分とに配線パターンの領域を分割する。図９は、ステップＳ２０の処理の詳細を例示するフローチャートである。ステップＳ２０１において、各ビアに対してあらかじめ設定した距離Ａの範囲内に他のビアが存在するかを検索し、配線パターン中にアレイビアがないかを確認する。その検索の結果、近接するビアが存在する場合は、そのビアの集合をアレイビアとする。
【００３９】
上述の図８の配線パターンＭ１の場合、矢印を距離Ａとすると、ビアＶ１、ビアＶ２、ビアＶ３、ビアＶ４の集合を第１アレイビアＶＧ１とする。また、ビアＶ５、ビアＶ６、ビアＶ７、ビアＶ８、ビアＶ９、ビアＶ１０の集合を第２アレイビアＶＧ２とする。
【００４０】
図９に戻り、ステップＳ２０２において、各ビアの中心部分に、抵抗網作成時にノードとなるビアノードを定義する。図１０は、ビアノードが設定された配線パターンＭ１の構成を例示する平面図である。図１０に示されているように、ビアＶ１〜ビアＶ１０に対応するビアノードとして、ビアノードｎ１〜ビアノードｎ１０が設定されている。
【００４１】
図９に戻り、ステップＳ２０３において、各ビアの抵抗網抽出領域を決定する。このとき、配線パターンＭ１の長手方向（配線方向）に垂直な線分ＡＣ（または、線分ＢＤ）の平行な方向をＸ軸方向とし、線分ＡＢ（または、線分ＣＤ）に平行な方向をＹ軸方向とする座標を定義する。その座標に基づいて、ビアの中心を原点とする座標軸を特定する。
【００４２】
そして、原点のビアノード以外のビアノードを、対象ビアノードとして特定する。原点のビアノードと対象ビアノードとの間の中点を通り、Ｘ軸、Ｙ軸に平行な線をビア間の抵抗網抽出領域の境界線とする。
【００４３】
図１１は、ビアノードｎ１について抵抗網抽出領域を決定するときのＸ軸線、Ｙ軸線ならびにビア間の境界線を例示する平面図である。ビアノードｎ１を原点としてＸ軸、Ｙ軸を特定する。原点以外にＸ軸、Ｙ軸に交わるビアノードがないか調べる。図１１に示されているように、この場合、Ｘ軸はビアノードｎ３に交差し、Ｙ軸はビアノードｎ２に交差している。
【００４４】
このとき、Ｘ軸、Ｙ軸上に複数のビアノードが交わっている場合は、原点のビアノードにもっとも近いビアノードを、抵抗網抽出領域の境界線を定めるための対象ビアノードとする。対象ビアノードを特定した後、ビアノードｎ１とビアノードｎ２、またビアノードｎ１とビアノードｎ３の中点を通り、ビアノードを結ぶ線分に垂直な線を引く。これをビア間の抵抗網抽出領域の境界線とする。
【００４５】
こうして求めた線分ＡＢと、線分ＡＣと、ビアノードｎ１とビアノードｎ２の間の境界線と、ビアノードｎ１とビアノードｎ３と間の境界線とで囲まれた領域が、ビアノードｎ１の抵抗網抽出領域となる。以上の処理をアレイビアの各ビアノードに対して実施する。
【００４６】
最後に、配線部分の配線パターンとビア部分の配線パターンとを分割する線（分割線）を設定する。ビアノードｎ２、ビアノードｎ４を基準とした場合、配線パターンＭ１の縁端側（線分ＡＢ）と逆側には、第１アレイビアＶＧ１に含まれるビアノードがない。そのため、ビアノード間の中点を通る線からは求められない線を分割線として決定することで、ビアノードｎ２、ビアノードｎ４の抵抗網抽出領域を設定する。
【００４７】
このとき、ビアの抵抗網抽出を簡単にするため、引こうとしている分割線に平行な境界線とビアノードとの距離を求め、分割線とビアノードとの距離が、境界線とビアノードとの距離と同じになるようにする。
【００４８】
図１２は、ビア抵抗網作成領域を特定した結果を例示する平面図である。ビアノードｎ２の分割線（線分ＣＤ側の線）は、ビアノードｎ１とビアノードｎ２との間の境界線に対し、その境界線に平行でビアノードｎ２を通る線を対象軸に線対称となる位置に設けられている。その分割線をビアノードｎ２のビア抵抗網作成領域の境界線とする。同様に、ビアノードｎ４の分割線は、ビアノードｎ３とビアノードｎ４との間の境界線に対し、ビアノードｎ４を通る線を対象軸に線対称となる位置に設けられている。
【００４９】
図９に戻り、ステップＳ２０５において、ステップＳ２０１で求めたアレイビアの各ビアの抵抗網作成領域の集合をビア部分、ビア抵抗網作成領域に選ばれなかった部分を配線部分として分割を行う。図１２に示すように領域ＡＢＥＦ、ＣＤＧＨがビア部分、領域ＥＦＧＨが配線部分となる。
【００５０】
ステップＳ２０１〜ステップＳ２０５の処理が終わった後、上述のステップＳ３０の処理が行われる、ステップＳ３０では、ステップＳ２０での処理結果に基づいて、配線部分の配線パターンに対する処理がステップＳ４０で実施され、ビア部分の配線パターンに対する処理がステップＳ４１で実施されるように、処理結果の振り分けを行う。その振り分けが行われた後、配線部分（領域ＥＦＧＨ）の抵抗網作成処理と、ビア部分（領域ＡＢＥＦ、ＣＤＧＨ）の抵抗網作成処理とが実行される。
【００５１】
上述したように、ステップＳ４０において、配線部分の配線パターンの抵抗網作成処理を実行する。具体的には、配線部分の配線パターンを、ビアノードに接続する部分とそうでない部分に領域を分割し、それぞれの領域で抵抗を作成し、作成した抵抗を所定の規則に基づいて接続することで抵抗網の作成処理が行われる。
【００５２】
図１３はステップＳ４０での処理の詳細を例示するフローチャートである。ステップＳ４０１において、ビア接続抵抗用の分割線を設定する。図１４は、配線部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。ビア部分と配線部分の境界（図１４の場合、線分ＥＦまたはＧＨ）に分割線を持つビアを特定し、その分割線に直角な線を、配線部分に延長して引く。具体的には、第１アレイビアＶＧ１においては、ビアノードｎ２とビアノードｎ４とを特定し、線分ＫＬを領域ＥＦＨＧに引く。同様に、第２アレイビアＶＧ２においては、ビアノードｎ５とビアノードｎ７とビアノードｎ９を特定し、線分ＱＯと線分ＲＰを領域ＥＦＨＧに引く。
【００５３】
ステップＳ４０２において、図１４に示すように、分割線（ビア部分と配線部分の境界線）である線分ＥＦ、ＧＨと最短距離にあるビアノードとの距離のａ倍の距離の地点に、線分ＥＦ、線分ＧＨと平行な線分ＩＪ、線分ＭＮを引く。
【００５４】
ここで、距離を決める変数ａは配線からビアに流れる電流の方向の数やアレイビアのサイズに依存して最適値が変わり、１〜２が妥当である。以上の処理で区切られた領域ＥＩＫＬ、領域ＫＬＦＪ、領域ＭＧＯＱ、領域ＯＱＰＲ、領域ＰＲＮＨがビアと配線を接続する部分の並列配線抵抗抽出領域となる。そして、残りの部分（領域ＩＪＮＭ）が配線抵抗抽出領域となる。
【００５５】
ステップＳ４０３において、各抵抗抽出領域について電流の流れる方向と平行に抵抗素子を設定する。ステップＳ４０４において、各抵抗抽出領域で作成した抵抗を接続する。このような処理によって、配線部分の抵抗網が作成される。図１５は、配線部分の配線パターンの抵抗網を特定した結果を例示する平面図である。図１５に示されているように、領域ＥＩＫＬ、領域ＫＬＦＪ、領域ＭＧＯＱ、領域ＯＱＰＲおよび領域ＰＲＮＨに、ビアと配線を接続する部分の並列配線抵抗が設けられている。また、残りの部分（領域ＩＪＮＭ）に配線抵抗が設けられている。
【００５６】
続いて、ビア部分の配線パターンの抵抗網作成処理について説明する。図１６は、ビア部分の配線パターンの抵抗網作成処理の工程を例示する平面図である。上述のステップＳ４１において、ステップＳ２０で求めた各ビアの抵抗網抽出領域について、ビアノードを中心としてＸ軸線、Ｙ軸線方法にそれぞれ抵抗素子を作成する。なお、配線パターンＭ１の境界線である線分ＡＢ、線分ＡＣ、線分ＢＤ、線分ＣＤに交わる部分の抵抗素子は、浮き抵抗となるので削除する。また、図１６に示されているように、各ビア抵抗網をアレイビアとして接続し、直列に接続する抵抗素子は１素子に縮退する。
【００５７】
その後、上述のステップＳ５０において、入力したシート抵抗値とステップＳ２０、Ｓ４０で求めた各抵抗網作成領域から抵抗値を求める。同様に、ステップＳ５１において、入力したシート抵抗値とステップＳ２０、ステップＳ４１で求めた各抵抗網作成領域から抵抗値を求める。図１７は、以上の処理で求められた抵抗網の構成を例示する平面図である。図１７に示されているように、配線パターンＭ１内の各抵抗が配置されて抵抗網が構成されている。
【００５８】
続いて、上述のステップＳ６０の処理について説明する。ステップＳ６０では、配線部分の配線パターンの抵抗網とビア部分の配線パターンの抵抗網とを接続する。図１８は、配線部分の配線パターンの抵抗網とビア部分の配線パターンの抵抗網とを接続することによって作成された抵抗網の構成を例示する平面図である。上述した図１７の平面図に示されているように、ビア部分と配線部分の接続点には、直列接続の抵抗素子が配置される場合がある。これは助長であるので、ステップＳ６０において、直列接続の抵抗素子を１つの抵抗素子に縮退する。
【００５９】
続いて、上述のステップＳ７０の処理について説明する。ステップＳ７０では、レイアウトデータＤ０１に含まれる複数の配線パターンに対して、ステップＳ２０〜Ｓ６０で作成した抵抗網をビアの位置で接続する。ステップＳ８０において、こうしてできた抵抗網を抵抗網データＤ０３として出力する。
【００６０】
エレクトロマイグレーション解析において、本実施形態の抵抗網作成システム１によって作成された抵抗網データＤ０３を用いることで、大幅な解析時間の削減を実現することが可能となる。エレクトロマイグレーション解析では、抵抗網から電流値を求める解析が行われる。この場合、一般的にキルヒホッフの法則を用いて連立方程式を構成し、各ノード・素子の電圧、電流を求める手法が用いられる。連立方程式の解法で有名な手法が、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）などで用いられているＬＵ分解法である。
【００６１】
ＬＵ分解法を使ってエレクトロマイグレーション解析を行うことを想定してＬＵ分解法の１回あたりの演算回数から解析時間が削減されるメカニズムを説明する。まず、ＬＵ分解法の１回あたりの演算回数は、連立方程式がどのような形であるかに依存する。しかしながら、一般的に連立方程式の変数の数の２乗〜３乗の回数の演算が実行される。また、ＬＵ分解法の連立方程式の変数にはノードが用いられる。これは、回路中の素子数よりノード数の方が少ないため、より少ない演算回数で解析が可能となるためである。
【００６２】
上述した図４に示す配線パターンでは、１０個のビアノードと７個の擬似ノードとを合わせた１７個のノードが連立方程式の変数となる。ＬＵ分解法を用いた場合の演算回数が、連立方程式の変数の数の２乗で推移するとした場合、図４に示す配線パターンでは、１回の解析に必要な演算回数は２８９回となる。
【００６３】
本実施形態の配線パターンＭ１では、図１８に示されているように、１０個のビアノードと２個の擬似ノード（ｇ１０１、ｇ１０２）を合わせた１２個のノードが連立方程式の変数となる。したがって、本実施形態の配線パターンＭ１では、１回の解析に必要な演算回数は１４４回となる。
【００６４】
このように、本実施形態の抵抗網作成システム１から出力される抵抗網データＤ０３を用いることで、従来技術に対し半分以下の演算回数で解析が実現できる。また、従来技術ではビアのアレイ数が大きくなるとノード数が増加してしまうのに対し、本実施形態では、常に２個の擬似ノードしか発生しない。
【００６５】
［比較例］
以下では、本実施形態の比較例について説明を行う。この比較例においては、本実施形態の抵抗網作成システム１による抵抗網データＤ０３を用いた解析と、他の抵抗網作成装置によって作成された抵抗網データを用いた解析とにおける精度についての比較を行う。
【００６６】
図１９は、本比較例における評価用回路の構成を例示する平面図である。図１９の（ａ）、（ｂ）、（ｃ）、（ｄ）の４種類の配線パターンを用い、任意の１方向の配線に０．１Ａの定電流を流したときのアレイビアの各ビアに流れる電流値の測定をＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）で行った。なお、アレイビアのサイズには３行３列、４行４列、５行５列の３種類を用いた。ビア部分と配線部分を接続する並列抵抗値を決めるための変数ａには１を設定した。
【００６７】
図２０は、比較対象として採用した配線パターンの構成を示す平面図である。その配線パターンは、メッシュ状の抵抗網を備えている。図２０の配線パターンに対し、許第３０１７１３１号の方法を用いてＳＰＩＣＥシミュレーションを実行した結果を比較対象として使用している。
【００６８】
図２１は、各評価回路の電流値ならびに相対誤差値を記載したテーブルである。図２１に示されているように、本実施形態で作成した抵抗網は、リファレンスの抵抗網に対し電流値の相対誤差が最も大きい場合で２．８７２％である。このように、本実施形態では、ほとんど精度劣化することなく配線抵抗網を表現することができる。
【００６９】
［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。本実施例は電源配線のように単純なメッシュ状の配線された場合に有用な方法である。一般的に電源配線は、図２２に例示するように横軸の配線と縦軸の配線を別のメタル層（Ｍｅｔａｌ３，Ｍｅｔａｌ４）に引き、縦軸配線と横軸配線の交点をビアＶｉａで接続することで形成される。このような場合配線パターンは全て図２３と同等の形状となる。
【００７０】
配線パターンが図２３の場合、配線部分とビア部分の境界線に接するビアに均等に配線からの電流が流れればよい。第１実施形態の説明で使用した図１０を参照すると、ビアノードｎ２、ビアノードｎ４、ビアノードｎ５、ビアノードｎ７、ビアノードｎ９と配線部分の擬似ノードの間に接続する抵抗素子の抵抗値は、配線部分の総抵抗値が変わらなければどのような値を用いてもかまわない。第２実施形態では、配線部分とビア部分を接続する抵抗素子に、微小抵抗を用いることで、配線部分の抵抗網作成を簡略化させている。
【００７１】
第２実施形態の動作では、第１実施形態の動作と比較して、ステップＳ４０の処理が異なっている。第１実施形態では、配線部分とビア部分を接続する抵抗素子を作成するため、配線部分とビア部分の境界線からビアノードから境界線までの垂線の距離を係数倍した地点に配線部分内の分割線を設けている。その分割線によってできる各領域に対し抵抗素子を作成し、抵抗網を形成する。
【００７２】
第２実施形態では、ステップＳ４０の処理を、図２４のフローチャートに従って行う。図２４を参照すると、ステップＳ４１１において、ビア部分と配線部分を接続する微小抵抗素子を作成する。ステップＳ４１２において、配線部分として割り当てられた領域について電流が流れる方向と平行に抵抗素子を作成する。ステップＳ４１３において、ステップＳ４１１、Ｓ４１２で作成した抵抗素子を接続する。
【００７３】
上述の第２本実施形態の動作を、具体的に説明する。ステップＳ４１１では、配線部分とビア部分の境界（図１２の線分ＥＦ、ＧＨ）上にあるビア領域の数分抵抗素子を作成する。続いてステップＳ４１２では、配線部分として割り当てられた領域（図１２の領域ＥＦＧＨ）について、電流が流れる方向と平行に抵抗素子を作成する。最後にＳ４１２では、Ｓ４１１で作成した微小抵抗の片方の節点と、Ｓ４１２で作成した抵抗素子とを接続する。
【００７４】
その後、上述のステップＳ５０において、ステップＳ４１１で作成した抵抗素子に限りなく０に近い微小抵抗値を設定し、ステップＳ４１２で作成した抵抗素子に配線部分の全領域を１抵抗素子とした場合の抵抗値を設定する。なお、微小抵抗値には解析で求める電流値に影響が及ばないような値であり、かつ、解析時にオーバーフローが起こる原因とならないように、配線抵抗値の１０−６程度の値を用いるのがよい。
【００７５】
第２実施形態では配線部分とビア部分を接続する抵抗素子の抵抗値を考慮する必要が無くなる。そのため、ステップＳ４０の処理の簡略化をすることが可能となり、抵抗網作成処理の処理時間が削減できる。
【００７６】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００７７】
１…抵抗網作成システム
１０…抵抗網作成装置
１１…ＲＡＭ（Ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
１２…ＣＰＵ
１３…入出力インターフェース（Ｉ／Ｏ）
１４…ＲＯＭ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）
２０…レイアウトデータ記憶部
２１…配線パターン抽出部
２２…配線パターン分割部
２３…分割パターン選別部
２４…配線抵抗網作成部
２５…ビア抵抗網作成部
２６…抵抗値計算部
２７…抵抗値計算部
２８…配線抵抗網・ビア抵抗網接続部
２９…配線層間抵抗網接続部
３０…出力部
ｇ１０１…擬似ノード
ｇ１０２…擬似ノード
Ｄ０１…レイアウトデータ
Ｄ０２…抵抗値算出用データ
Ｄ０３…抵抗網データ
Ｖ１…ビア
Ｖ２…ビア
Ｖ３…ビア
Ｖ４…ビア
Ｖ５…ビア
Ｖ６…ビア
Ｖ７…ビア
Ｖ８…ビア
Ｖ９…ビア
Ｖ１０…ビア
ＶＧ１…第１アレイビア
ＶＧ２…第２アレイビア
Ｍ１…配線パターン
Ｍ２…配線パターン
ｎ１…ビアノード
ｎ２…ビアノード
ｎ３…ビアノード
ｎ４…ビアノード
ｎ５…ビアノード
ｎ６…ビアノード
ｎ７…ビアノード
ｎ８…ビアノード
ｎ９…ビアノード
ｎ１０…ビアノード
１０１…ビア
１０２…ビア
１０３…ビア
１０４…ビア
１０５…ビア
１０６…ビア
１０７…ビア
１０８…ビア
１０９…ビア
１１０…ビア
２０１…中心ノード
２０２…ビアノード
２０３…垂線ノード
Ｒ１…抵抗
Ｒ２…抵抗
Ｒ３…抵抗
Ｒ４…抵抗
Ｒ５…抵抗
Ｒ６…抵抗
Ｒ７…抵抗
Ｒ８…抵抗
Ｒ９…抵抗
Ｒ１０…抵抗
Ｒ１１…抵抗
Ｒ１２…抵抗
Ｒ１３…抵抗
Ｒ１４…抵抗
Ｒ１５…抵抗
Ｒ１６…抵抗
Ｒ１７…抵抗
Ｒ１８…抵抗
Ｒ１９…抵抗
Ｒ２０…抵抗
Ｒ２１…抵抗
Ｒ２２…抵抗
Ｒ２３…抵抗
Ｒ２４…抵抗
【特許請求の範囲】
【請求項１】
レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、前記配線パターンをアレイビア部分と配線部分に分割する配線パターン分割部と、
前記アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定するビア部分抵抗網設定部と、
前記配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する配線部分抵抗網設定部と、
前記ビア部分抵抗網と前記配線部分抵抗網を接続して配線抵抗網データを生成する配線抵抗・ビア抵抗接続部と、
前記配線抵抗網データを回路情報として出力する出力部と
を有することを特徴とする
配線抵抗網作成装置。
【請求項２】
前記配線部分抵抗網設定部は、
前記配線部分に複数の擬似ノードを生成し、前記複数の擬似ノードの間を１つの抵抗素子で表現し、前記複数の擬似ノードと配線部分とビア部分の境界にあるビアノードに対し、抵抗素子を生成することを特徴とする請求項１記載の
配線抵抗網作成装置。
【請求項３】
前記ビア部分抵抗網設定部は、
前記ビア部分に複数のビアノードを生成し、前記複数のビアノードの間に設けられた抵抗がメッシュ状になるように抵抗網を生成することを特徴とする請求項１または２に記載の
配線抵抗網作成装置。
【請求項４】
レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、前記配線パターンをアレイビア部分と配線部分に分割する配線パターン分割処理工程と、
前記アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定するビア部分抵抗網設定処理工程と、
前記配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する配線部分抵抗網設定処理工程と、
前記ビア部分抵抗網と前記配線部分抵抗網を接続して配線抵抗網データを生成する配線抵抗・ビア抵抗接続処理工程と、
前記配線抵抗網データを回路情報として出力する出力処理工程と
を有することを特徴とする
配線抵抗網作成方法。
【請求項５】
前記配線部分抵抗網設定処理工程は、
前記配線部分について擬似ノードを生成し、擬似ノード間を１抵抗素子で表現し、擬似ノードと配線部分とビア部分の境界にあるビアノードに対し抵抗素子を生成し、
前記ビア部分抵抗網設定処理工程は、
前記ビア部分についてビアノードをメッシュ状に接続した抵抗網を生成することを特徴とする請求項に４に記載の
配線抵抗網作成方法。
【請求項１】
レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、前記配線パターンをアレイビア部分と配線部分に分割する配線パターン分割部と、
前記アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定するビア部分抵抗網設定部と、
前記配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する配線部分抵抗網設定部と、
前記ビア部分抵抗網と前記配線部分抵抗網を接続して配線抵抗網データを生成する配線抵抗・ビア抵抗接続部と、
前記配線抵抗網データを回路情報として出力する出力部と
を有することを特徴とする
配線抵抗網作成装置。
【請求項２】
前記配線部分抵抗網設定部は、
前記配線部分に複数の擬似ノードを生成し、前記複数の擬似ノードの間を１つの抵抗素子で表現し、前記複数の擬似ノードと配線部分とビア部分の境界にあるビアノードに対し、抵抗素子を生成することを特徴とする請求項１記載の
配線抵抗網作成装置。
【請求項３】
前記ビア部分抵抗網設定部は、
前記ビア部分に複数のビアノードを生成し、前記複数のビアノードの間に設けられた抵抗がメッシュ状になるように抵抗網を生成することを特徴とする請求項１または２に記載の
配線抵抗網作成装置。
【請求項４】
レイアウトデータからビアとの接続位置情報を含む配線パターンを取得し、前記配線パターンをアレイビア部分と配線部分に分割する配線パターン分割処理工程と、
前記アレイビア部分に対応するビアノードおよびビア部分抵抗を含むビア部分抵抗網を設定するビア部分抵抗網設定処理工程と、
前記配線部分に対応する配線ノードおよび配線部分抵抗を含む配線部分抵抗網を設定する配線部分抵抗網設定処理工程と、
前記ビア部分抵抗網と前記配線部分抵抗網を接続して配線抵抗網データを生成する配線抵抗・ビア抵抗接続処理工程と、
前記配線抵抗網データを回路情報として出力する出力処理工程と
を有することを特徴とする
配線抵抗網作成方法。
【請求項５】
前記配線部分抵抗網設定処理工程は、
前記配線部分について擬似ノードを生成し、擬似ノード間を１抵抗素子で表現し、擬似ノードと配線部分とビア部分の境界にあるビアノードに対し抵抗素子を生成し、
前記ビア部分抵抗網設定処理工程は、
前記ビア部分についてビアノードをメッシュ状に接続した抵抗網を生成することを特徴とする請求項に４に記載の
配線抵抗網作成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１３−２５３５４（Ｐ２０１３−２５３５４Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５６４８４（Ｐ２０１１−１５６４８４）
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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