【課題】簡易かつ容易に、非同期データパスを含む半導体装置を設計することができる半導体設計装置、および、非同期データパスを含む半導体装置を提供する。
【解決手段】ＦＦ挿入部９は、非同期データパスにフリップフロップ（ＦＦ１）を挿入する。遅延設定部８は、非同期データパスの受信側のＦＦ（ＦＦ２）においてメタステーブル収束時間Ｔｒがクロックツリー（ＣＴ）のレイテンシＴｃｌよりも短いときには、ＣＴのあるノードから出力される第１のクロックをＦＦ１の入力クロックに設定し、ＣＴの別のノードから出力され、かつ第１のクロックよりもＴｒだけ遅延した第２のクロックをＦＦ２の入力クロックに設定する。遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 （もっと読む）

【課題】回路の遅延値とリーク電流値との相関分布を正確に見積もること。
【解決手段】解析支援装置１００は、セルの遅延値のバラツキモデルに対して、セルの遅延値のバラツキを表す遅延分布を特徴付ける値を補正する補正値を設定する。解析支援装置１００は、セルのリーク電流値のバラツキモデルに対して、セルのリーク電流値のバラツキを表すリーク電流分布を特徴付ける値を補正する補正値を設定する。解析支援装置１００は、解析対象回路に関する製造後のチップＣの実測された遅延値とリーク電流値との実測相関分布１１０を取得する。解析支援装置１００は、セルの遅延値およびリーク電流値の各々のバラツキモデルを用いて計算される解析対象回路の遅延値とリーク電流値との見積相関分布１２０が、取得した実測相関分布１１０と一致するように、各々のバラツキモデルに設定された補正値を算出する。 （もっと読む）

【課題】マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出する。
【解決手段】マクロ用レイアウト検証装置は、マクロの端子にビアコンタクトを配置したと仮定する手段と、ビアコンタクトとマクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備する。 （もっと読む）

【課題】 配線と非配線とを分けて扱い、マクロ等にも半導体集積回路全体にも適用できるアンテナルールを用いるチャージアップダメージの検証方法等を提供できる。
【解決手段】 配線層毎のアンテナ比の上限値を、注目配線層の階層数と総配線層数とに基づいて設定する第１のステップＳ１０、半導体集積回路のレイアウトデータに基づいて、配線層毎に所与のゲートにチャージアップダメージを与えるノードの面積を演算し、下位の配線層に含まれる同一のノードの面積との積算値を求める第２のステップＳ２０、半導体集積回路のモジュール毎に、注目モジュールに含まれる所与のゲートにチャージアップダメージを与えるノードについて、注目モジュールの最上位配線層までの面積の積算値と所与のゲートの面積とに基づいてアンテナ比を求め、注目モジュールの最上位配線層におけるアンテナ比の上限値と比較する第３のステップＳ３０を含む。 （もっと読む）

【課題】フリップフロップを備える半導体集積回路において、エラーフリップフロップを効率的に検出する。
【解決手段】半導体集積回路は、冗長フリップフロップを含む複数のフリップフロップと、セレクタ部と、エラー検出部とを備える。セレクタ部は、再構成情報に応じて選択フリップフロップを選択し、入力端子に入力されたデータが選択フリップフロップのそれぞれによって出力端子に出力されるようにデータの流れを切り替える。テストモード時、フリップフロップはスキャンチェーンを構成し、そのスキャンチェーンにはスキャンデータが入力される。そして、エラー検出部は、それぞれのフリップフロップの入出力に基づいてエラーフリップフロップを検出し、当該エラーフリップフロップが選択フリップフロップから除外されるように再構成情報を作成する。 （もっと読む）

【課題】スキャンテスト時間を短縮する半導体集積回路のスキャンテスト回路、スキャンテスト回路設計方法を提供する。
【解決手段】スキャンフリップフロップを示すセル間を接続するシフトパスを生成するステップと、信号伝達の制約条件を満たすようにリピータセルをシフトパスに挿入するステップと、スキャンフリップフロップを示すセル及びリピータセルの間のセル間遅延時間を求めるステップと、リピータセルをフリップフロップを示すセルに置換してシフトパスを分割したときのシフトパスの遅延時間を示すシフトパス遅延時間を算出するステップと、シフトパスを分割したときの、スキャンチェーンにテストデータをシフトさせて供給するスキャンシフト時間を算出するステップと、スキャンシフト時間が最短になるシフトパスの分割位置を求めるステップと、シフトパスの分割位置のリピータセルをフリップフロップを示すセルに置換した回路データを生成するステップとを具備する。 （もっと読む）

【課題】裏面ＦＩＢ加工における場所特定を容易にする。
【解決手段】半導体装置は、第１方向および前記第１方向に直交する第２方向の平面内に広がる第１導電型の半導体基板６０の表面上に形成された回路部６５と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第１導電型と異なる第２導電型の複数のウェル６１と、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第２導電型の複数のダミーウェル６２と、を具備する。 （もっと読む）

【課題】高駆動素子が含まれている論理素子経路に遅延素子を挿入してホールドタイム違反を解消する際に、セットアップタイム違反が新たに発生することを防止する。
【解決手段】レイアウト設計方法が、第１フリップフロップ１０１と、第２フリップフロップ１０２と、第１フリップフロップ１０１の出力と第２フリップフロップ１０２の入力の間の論理回路とを含む集積回路について配置及び配線を行うステップと、ホールドタイム違反を検出するステップと、遅延素子３０２をホールドタイム違反を解消するように挿入するステップとを備えている。遅延素子３０２を挿入するステップでは、第１フリップフロップ１０１と第２フリップフロップ１０２間の論理素子経路に高駆動素子１０５が配置されているかが確認され、高駆動素子１０５が配置されている場合、高駆動素子１０５の出力に直接に接続されないように遅延素子３０２が配置される。 （もっと読む）

【課題】半導体集積回路の製造工程等におけるマスクレイアウト等の配線配置情報において、配線のループを効率良く検証する。
【解決手段】マスクレイアウトにおいて、分岐配線毎に矩形状のセグメントに分割し（ステップＳ０１〜Ｓ０３）、各セグメントの隣接関係の判定条件から配線の端部を特定し（ステップＳ０４〜Ｓ０５）、配線の末端から縮退加工処理を、末端図形の削除が発生しなくなるまで（ステップＳ０８）、繰り返し行うことで（ステップＳ０６〜Ｓ０７）、真のループ配線箇所のみ検出し、オリジナルのマスクレイアウト上に強調表示して、配線ループの検証を支援する。 （もっと読む）

【課題】半導体集積回路の遅延時間の変動を抑制すること。
【解決手段】回路設計支援装置１は、選択部１ｂと配置部１ｃとを有している。選択部１ｂは、設計対象の半導体集積回路モデルが備えるレジスタモデル２ｂにクロック信号を供給するクロック信号線の分岐点Ｐ１からレジスタモデル２ｂのクロック信号入力端子に至る第１の経路と、分岐点Ｐ１からレジスタモデル２ｂのデータ信号入力端子に至る第２の経路の、配線に関する物理パラメータの差分値に基づいて、物理パラメータが異なる配線負荷を有する複数の遅延回路モデルから遅延回路モデルＢを選択する。配置部１ｃは、選択された遅延回路モデルＢをデータ信号入力端子に接続されるデータ信号線に配置する。 （もっと読む）

【課題】配線の遅延特性のばらつきを抑制すること。
【解決手段】回路設計支援装置１は、設定部１ａと生成部１ｂとを有している。設定部１ａは、半導体集積回路モデル２の層２ａ、２ｂそれぞれに、積層方向および面方向に隣接するユニット３の配線方向が互いに異なる方向に配線が生成される複数の矩形のユニット３を設定する。生成部１ｂは、ユニット３の境界で異なる層のユニット３に跨る配線を生成する。 （もっと読む）

【課題】高速に、且つ設計上の制約を増大させることなく配線のエレクトロマイグレーション耐性を検証することが可能な配線検証方法を提供することである。
【解決手段】本発明にかかる配線検証方法は、検証対象回路のネットリストと配線容量/抵抗情報とを用いて配線のIavg/Irms値を算出し、算出された配線のIavg/Irms値が予め定められたIavg/Irms規定値を超えている場合にIrms規定値を緩和し、緩和されたIrms規定値に応じてIavg規定値を制限し、予め定められたIrms規定値および緩和されたIrms規定値を用いて算出された配線寿命が予め定められた配線寿命の規定値を満たすか否かを検証し、算出された配線のIavg/Irms値のそれぞれが制限されたIavg規定値と緩和されたIrms規定値を超えているか再度検証する。 （もっと読む）

【課題】正規回路のタイミングを変えずに、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減することができる回路レイアウト設計システムを提供する。
【解決手段】本発明の回路レイアウト設計システムは、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出する出力オープンセル検出部と、オープンセル検出部が検出した未使用インバーターセルの出力オープンセル情報を、出力オープンセル情報ファイルに格納する出力オープンセル情報抽出部と、レイアウトデータから、未使用インバーターセルを削除する出力オープンセル削除部と、出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した置換情報ファイルに格納するセル名変換部と、置換情報ファイルを参照して、レイアウトデータの未使用インバーターセルをリーク対策セルに置換する出力オープンセル置換部とを備える。 （もっと読む）

【課題】大規模な半導体集積回路であってもノイズ耐性評価が短時間で可能なノイズ耐性評価方法を提供する。
【解決手段】回路ネットリストを作成する第１のステップＳ１１と、能動素子を受動素子回路に置き換えて置換回路ネットリストを作成する第２のステップＳ１２と、トランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、互いに異なる制御ノードとノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおけるインピーダンスのリストを作成する第６のステップＳ１６と、インピーダンスの最小値から半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有してなるノイズ耐性評価方法１００とする。 （もっと読む）

【課題】外部放射線に対して応答する接合を分析することを通して機能を推測することによる、集積回路の非破壊的なリバースエンジニアリングのためのシステム及び技術を提供する。
【解決手段】少なくとも１つの電源と電気的に導通している複数の半導体接合を含む半導体装置の機能を決定するための以下を含む方法。
・半導体装置の表面を照射すること；
・照射に応答する複数の半導体接合のうち少なくとも幾つかのレイアウトを決定すること；
・決定されたレイアウト内で、複数の半導体接合の少なくとも幾つかのグルーピングを同定し、各ブルーピングはそれぞれの機能セルを表すこと；
・複数の外部アクセス可能な接点のうち少なくとも１つへの刺激を変化させること；及び
・前記変化した刺激に応答して複数の相互接続された機能セルの１つ以上の接続を推測すること。 （もっと読む）

【課題】シミュレーションを実行することなく、最適な配線幅の取得を行えるようにすることにより、シミュレーションの複数回実行による処理時間増大を防ぐ。
【解決手段】レイアウト設計装置は、フリップチップ構造の半導体集積回路のＲＤＬ（パッド−Ｉ／Ｏ端子間）配線処理において、Ｉ／Ｏセルの所要電流量と配線長に適した配線幅を取得するためのテーブルをライブラリ化して保持する手段と、パッドとＩ／Ｏセルの位置関係から配線に必要な距離を算出する手段と、パッドとＩ／Ｏセル端子間の配線に必要な距離とＩ／Ｏセルの所要電流量と前記テーブルから適切な配線幅を取得する手段とを有することを特徴とする。 （もっと読む）

【課題】設計段階でインプラチェックを自動的に行う。
【解決手段】実施形態に係わるレイアウト検証装置は、半導体集積回路のレイアウトから抽出した素子が回路図と一致しているか否かを検証する第１の検証部６０と、半導体集積回路のレイアウトが仕様情報から抽出したデザインルールに違反しているか否かを検証する第２の検証部７０とを備える。第１及び第２の検証部６０，７０のうちの１つ内のフィルター処理部は、被検証素子と、被検証素子を形成するために必要なマスクデータと、被検証素子を形成するために不要なマスクデータの反転データとのアンドロジックを実行し、被検証素子に対してインプラが適切に行われているか否かを判断する。 （もっと読む）

【課題】半導体回路内のパッド間の電流の流れやすさを精度よく解析する。
【解決手段】ＥＳＤ保護素子が接続された２つのパッド間の一方側から他方側に流れる電流の流れ易さを数値化した第１テーブル作成手段と、反対向きの電流の流れ易さを数値化した第２テーブル作成手段と、第１及び第２テーブルを合成して、最も電流が流れ易い経路を数値化した第３テーブル作成手段と、第３テーブルに基づいて、任意のパッド間で、ＥＳＤ保護素子を経由する全経路について、電流の流れ易さを数値化した第４テーブル作成手段と、全ＥＳＤ保護素子を削除した状態で、任意のパッド間の電流の流れ易さを数値化した第５テーブル作成手段と、第４及び第５テーブルとに基づいて、任意のパッド間で、ＥＳＤ保護素子を通過する経路と通過しない経路の電流の流れ易さの比較結果が一致しない場合に、対応するパッド同士の組合せと、パッド間の経路とを提示する手段４と、を備える。 （もっと読む）

【課題】電圧降下解析の実行時間を短縮することが可能な電圧降下解析装置を提供する。
【解決手段】電圧降下解析装置の電流解析部は、素子に流れる電流を解析し、素子に流れる電流の電流情報を出力する。電圧降下解析部は、素子の接続、素子の配置、および素子に接続された電源配線の情報を含む回路配置情報と、電流情報と、に基づいて、素子の電圧降下を解析し、素子の電圧降下の電圧降下情報を出力する。コーナ選択部は、複数のコーナ情報を含むコーナ情報リストから素子のコーナ情報を選択する。電圧降下補正部は、電圧降下情報と、選択されたコーナ情報と、コーナ情報と電圧降下情報の補正量との関係を規定する電圧降下補正情報と、に基づいて、電圧降下情報を補正した補正後電圧降下情報を出力する。 （もっと読む）

【課題】 最小限度の層の変更のみでレイアウト変更を可能にし、マスク製作費用を最小限に抑え、変更箇所以外でのタイミングを保持する。
【解決手段】 半導体集積回路のレイアウト変更方法は、半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、レイアウト変更時に、所望の位置のスタック構造のダミービアに接続する新規配線を配置し、当該選択されたダミービアの前記不接続層にビア層を挿入する。 （もっと読む）