ばらつき分布シミュレーション装置及び方法
【課題】プロセス変動が回路特性に及ぼす影響を予測可能とするシミュレーション方法を提供する。
【解決手段】ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、当該回路シミュレーション装置は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、当該変数により定義される物理量とＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部１０１と、この中間モデル式に含まれる変数に関する情報を設定するための設定部１０２と、設定部に設定された情報と、記憶部に記憶された中間モデル式とに基づいて、ＳＰＩＣＥパラメータの設定値を算出する算出部１０３と、上記半導体回路のプロセス変動依存性を出力する出力部１０４とを備える。
【解決手段】ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、当該回路シミュレーション装置は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、当該変数により定義される物理量とＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部１０１と、この中間モデル式に含まれる変数に関する情報を設定するための設定部１０２と、設定部に設定された情報と、記憶部に記憶された中間モデル式とに基づいて、ＳＰＩＣＥパラメータの設定値を算出する算出部１０３と、上記半導体回路のプロセス変動依存性を出力する出力部１０４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）回路シミュレーションに使用されるモデルパラメータに関し、特にＭＯＳＦＥＴの回路のばらつき解析、感度解析に用いるパラメータの算出に使用されるものである。
【背景技術】
【０００２】
半導体技術分野では、通常、回路設計の最終段階で、ＳＰＩＣＥ回路シミュレーションによるばらつき解析を行って、歩留まりに対する回路の最適化を行う。
【０００３】
しかしながら、従来のばらつきシミュレーションには、以下のような問題が存在する。
【０００４】
例えば、Principle Component Monitorモデルにおいては、実際のばらつきデータに有意な中間変数を見出し、中間変数の多項式でモデルを構成する。しかし、これを実現するために、膨大な試行回数と煩雑な統計学的手法の適用が必要となり、多大な開発工数が必要となる。
【０００５】
また、特許文献１では、ＭＯＳＦＥＴのＳＰＩＣＥパラメータである閾値電圧ＶTHの変化量を、ゲート絶縁膜の膜厚ＴOXのみで表現することで、ＭＯＳＦＥＴのばらつきを表現している。しかしながら、これでは実際のＭＯＳＦＥＴのばらつきを十分に表現しているとは言えない。これは特に、高い精度が要求されるアナログＲＦ（高周波）回路の設計には不十分である。
【０００６】
また、非特許文献１では、中間モデルを使用してＭＯＳＦＥＴの統計モデルを作成し、閾値電圧ＶTH等を中間変数として採用する。そして、ＭＯＳＦＥＴのＩ−Ｖ特性のデータを利用して中間モデルを作成する。しかしながら、この場合には中間モデルを作成するための時間を要すると共に、プロセス変動による回路特性の変動を直接観測することはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−１０６４１６号公報
【非特許文献】
【０００８】
【非特許文献１】M. Kondo et al., "Model-Adaptable MOSFET Parameter-Extraction Method Using an Intermediate Model", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, p.400-405, Vol. 17, No. 5, MAY 1998.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ばらつき解析に必要な、ＳＰＩＣＥモデルの開発工数の削減、及びアナログ高周波特性に必要な精度の実現を可能とし、且つプロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測可能とする回路シミュレーション装置及び方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様は例えば、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部と、前記中間モデル式に含まれる前記変数に関する情報を設定するための設定部と、前記設定部に設定された前記情報と、前記記憶部に記憶された前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を算出する算出部と、前記半導体回路のプロセス変動依存性を出力する出力部とを備えることを特徴とする回路シミュレーション装置である。
【００１１】
本発明の別の態様は例えば、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション方法であって、前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式が記憶された情報処理装置を用意し、前記中間モデル式に含まれる前記変数に関する情報を前記情報処理装置に設定し、前記情報と前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を前記情報処理装置により算出し、前記半導体回路のプロセス変動依存性を出力することを特徴とする回路シミュレーション方法である。
【発明の効果】
【００１２】
本発明によれば、ＭＯＳＦＥＴのプロセスの世代、及びコンパクトモデルに依存することなく、ばらつき解析に必要な、ＳＰＩＣＥモデルの開発工数の削減と、ロジック回路の特性に留まらずアナログ高周波精度及びノイズ特性に必要な精度の実現を可能とし、且つプロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測可能とする回路シミュレーション装置及び方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の回路シミュレーション装置の構成を示すブロック図である。
【図２】図１の回路シミュレーション装置を利用して実行されるＳＰＩＣＥ回路シミュレーションの流れを示したフローチャートである。
【図３】回路特性の変動の様子を模式的に示したグラフである。
【図４】キャリア移動度の実測データを示したグラフである。
【図５】中間モデル式の例を列挙した表（1/2）である。
【図６】中間モデル式の例を列挙した表（2/2）である。
【図７】第２実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための図である。
【図８】第３実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための回路図である。
【図９】第４実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するためのグラフ及び表である。
【図１０】Ｇ−Ｄ（ゲート−ドレイン）間，Ｇ−Ｓ（ゲート−ソース）間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【図１１】Ｇ−Ｂ（ゲート−ベース）間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【図１２】ジャンクションＣＡＰ ＡＡ（Active Area）とウェルのＰ／Ｎ接合を示した側方断面図である。
【図１３】熱的ノイズについて説明するための回路の例を示した回路図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を、図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態の回路シミュレーション装置の構成を示すブロック図である。
【００１６】
図１の回路シミュレーション装置は、ばらつき回路シミュレーションに用いるＳＰＩＣＥパラメータを算出する装置（ばらつき分布シミュレーション装置）である。
【００１７】
図１の回路シミュレーション装置は、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、当該ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出するための装置となっている。図１の装置は、このような設定値を算出するためのブロックとして、本発明の記憶部の例である物理関数記憶部１０１と、本発明の設定部の例であるプロセス変動設定部１０２と、本発明の算出部の例であるＳＰＩＣＥパラメータ算出部１０３と、本発明の出力部の例であるプロセス変動依存性（応答特性）出力部１０４とを備える。これらのブロックの動作の詳細については、図２のフローチャートを参照して説明する。
【００１８】
図２は、図１の回路シミュレーション装置を利用して実行されるＳＰＩＣＥ回路シミュレーションの流れを示したフローチャートである。
【００１９】
本実施形態では、ＳＰＩＣＥパラメータの設定値を、ＳＰＩＣＥパラメータのノミナル値と設定値とを関係付ける中間モデル式を利用して算出する。本実施形態では、各ＳＰＩＣＥパラメータ用の中間モデル式（物理関数）を予め構築し、物理関数記憶部１０１内に記憶させておく（ステップＳ１０）。本実施形態では、ＳＰＩＣＥパラメータのノミナル値と設定値が、中間モデル式により、以下の式（１）のように関係付けられる。
【数１】
【００２０】
式（１）において、X_Param及びXはそれぞれ、ＳＰＩＣＥパラメータのノミナル値及び設定値を表し、K_Xは、このＳＰＩＣＥパラメータのノミナル値と設定値とを関係付ける中間モデル式を表す。このように、本実施形態では、ＳＰＩＣＥパラメータの設定値が、ＳＰＩＣＥパラメータのノミナル値と中間モデル式との積で表される。ＳＰＩＣＥパラメータの例としては、ＭＯＳＦＥＴの閾値電圧ＶTH0や、ＭＯＳＦＥＴにおけるキャリア移動度ｕ0が挙げられる。
【００２１】
中間モデル式は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼすプロセスパラメータの変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含んでおり、このような変数を含む関数となっている。ＭＯＳＦＥＴの製造条件に関する変数の例としては、ＭＯＳＦＥＴのチャネル濃度（ＮDEP）や、ＭＯＳＦＥＴを構成するゲート電極材料の抵抗率（ＲGSH）等が挙げられる。また、ＭＯＳＦＥＴの素子構造に関する変数の例としては、ＭＯＳＦＥＴのゲート寸法に相当するゲート長（Ｌ）やゲート幅（Ｗ）、さらにはゲート絶縁膜の膜厚（ＴOX）等が挙げられる。
【００２２】
なお、ＭＯＳＦＥＴの製造条件に関する変数の例としては更に、ＭＯＳＦＥＴを構成する基板の抵抗率や、ソース・ドレイン拡散層の不純物密度等が挙げられる。また、ＭＯＳＦＥＴの素子構造に関する変数の例としては更に、ＭＯＳＦＥＴに電気的に接続された配線層の膜厚や、ＭＯＳＦＥＴを覆う層間絶縁膜の膜厚等が挙げられる。
【００２３】
中間モデル式は、このような変数とＳＰＩＣＥパラメータとの間に物理的な相関を持つ普遍的関数となっている。普遍的関数とは、ＭＯＳＦＥＴ（ＣＭＯＳ）の世代、プロセス、又は使用するモデルのバージョンや種類に依存せず、ＭＯＳＦＥＴの特性を表現することが可能な関数である。中間モデル式は、後述するように、理論的又は経験的に導出された理論式又は経験式から構成され、適宜、ＤＦＭ関数とも表記することにする。
【００２４】
本実施形態では次に、中間モデル式に含まれる各変数に関する情報が入力され、プロセス変動設定部１０２に設定される（ステップＳ２０）。当該情報は例えば、中間モデル式に含まれる各変数のノミナル値及び標準偏差（プロセス変動量）である。当該情報は例えば、ユーザーにより回路シミュレーション装置に入力される。
【００２５】
次に、ＳＰＩＣＥパラメータ算出部１０３が、プロセス変動設定部１０２に設定された情報と、物理関数記憶部１０１に記憶された中間モデル式とに基づいて、中間モデル式の掃引を行い、ＳＰＩＣＥパラメータの設定値を算出する（ステップＳ３０）。この処理の際には、回路シミュレーション装置により抽出された、ＳＰＩＣＥパラメータのノミナル値も使用される。
【００２６】
次に、ＳＰＩＣＥパラメータ算出部１０３により算出されたＳＰＩＣＥパラメータの設定値を利用して、ＳＰＩＣＥによるばらつきシミュレーションが行われる（ステップＳ４０）。この処理は、上記の回路シミュレーション装置にインストールされたＳＰＩＣＥプログラムで行ってもよいし、別の装置にインストールにされたＳＰＩＣＥプログラムで行ってもよい。前者の場合、上記半導体回路のプロセス変動依存性（応答特性）を示すＳＰＩＣＥパラメータの設定値等の出力が、プロセス変動依存性出力部１０４により、回路シミュレーション装置の外部に出力され、後者の場合、当該出力が、プロセス変動依存性出力部１０４により、回路シミュレーション装置の内部のメモリやストレージ等に出力される。
【００２７】
以上のようにして、ばらつきシミュレーションが行われ、この実行結果をもとに回路の最適化検討が行われる（ステップＳ５０）。本実施形態では、モンテカルロシミュレーションを実行する。これにより半導体回路のばらつき解析結果が得られ、このシミュレーションの結果を利用して回路の最適化を行う。なお、モンテカルロシミュレーションは、例えば所定のシミュレータとシミュレーションソフトを使用して行う。モンテカルロシミュレーションの詳細については、後述する。
【００２８】
ここで、本実施形態の効果について説明する。
【００２９】
以上のように、本実施形態では、ＳＰＩＣＥパラメータの設定値を、中間モデル式を利用して算出する。そして、中間モデル式は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含んでおり、このような変数とＳＰＩＣＥパラメータとの間に物理的な相関を持っている。具体的には、プロセス変数、構造変数という物理的に変化する量（物理量）とＭＯＳＦＥＴの電気特性を表現するＳＰＩＣＥパラメータとが、物理的な関係で結び付けられている。
【００３０】
よって、本実施形態では、算出されたＳＰＩＣＥパラメータの設定値を利用してばらつきシミュレーションを行うことで、ＭＯＳＦＥＴの製造条件や素子構造の変動となるプロセス変動が半導体回路の諸特性の変動に及ぼす影響を観測することができるため、こうした影響の直接的な予測と物理的に意味のある解析が可能となる。また、本実施形態によれば、半導体回路のロジックＤＣ特性への影響だけでなく、アナログＲＦ特性やノイズ特性への影響を高精度にシミュレートすることが可能となる。
【００３１】
また、本実施形態では、中間モデル式に含まれる各変数に、プロセス相関等の物理的相関が、これらの変数とＳＰＩＣＥパラメータとの間に物理的な相関を持つ普遍的関数により反映されているため、中間モデル式は、ＭＯＳＦＥＴコンパクトモデルに依存せず、他のプロセスへの転用が容易に実現できる。よって、本実施形態ではサンプルの実測データやスペックを元に特定のパラメータの変化量を表現する手法や、デバイスシミュレーション技術を用いて擬似的に予測を行う方法、及び最近主流となる膨大なデータから主成分分析を実施して有意な中間変数を見出し、それらを多項式で表すＰＣＭ（Principle Component Monitor）モデル等に比べてモデルの構築が容易であり、飛躍的に開発工数が改善される。
【００３２】
図３は、回路特性の変動の様子を模式的に示したグラフである。
【００３３】
図３(Ａ)は、従来のＳＰＩＣＥ回路シミュレーションにより得られる回路応答特性の例を示したグラフである。実線が、シミュレーション結果を表し、点線が、これに対応する実測結果を表す。従来の手法では、図３(Ａ)に示すように、回路特性がＳＰＩＣＥパラメータの変動に応じて変化する様子を観測することができる。図３(Ａ)では、ＳＰＩＣＥパラメータの例として、閾値電圧ＶTHが示されている。しかしながら、従来の手法ではプロセス変動による回路特性の変動が直接的に表現できないため、フィッティング精度に限界を生じる。
【００３４】
図３(Ｂ)は、本実施形態のＳＰＩＣＥ回路シミュレーションにより得られる回路応答特性の例を示したグラフである。先程と同様、実線が、シミュレーション結果を表し、点線が、これに対応する実測結果を表す。本実施形態では、図３(Ｂ)に示すように、回路特性が、ＭＯＳＦＥＴのばらつき特性に影響を及ぼすプロセスパラメータに応じて変化する様子を観測することができる。図３(Ｂ)では、プロセスパラメータの例として、チャネル濃度ＮDEPが示されている。このように、本実施形態では、プロセス変動による回路特性の変動を直接見ることができ、且つ物理的に意味のある解析が実現するためフィッティング精度が向上する（図３(Ａ)，(Ｂ)の実線，点線を参照）。
【００３５】
なお、従来の手法では、回路特性が閾値電圧ＶTHやドレイン電流Ｉdrに応じて変化する低周波特性を観測することができるが、本実施形態ではこれに加え、回路特性がΔＲoutやノイズやｆＴに応じて変化する高周波特性を観測することができる。
【００３６】
以下、本実施形態における中間モデル式の例について説明する。
【００３７】
ＳＰＩＣＥパラメータが閾値電圧ＶTHの場合の中間モデル式の例を、以下の式（２）及び（３）に示す。
【数２】
【数３】
【００３８】
式（２）は、閾値電圧と中間モデル式とを連結する関係式を表し、式（３）は、閾値電圧用の中間モデル式の理論式を表す。また、ＶTH_Param及びＶTHはそれぞれ、閾値電圧のノミナル値及び設定値を表し、K_ＶTHは、閾値電圧のノミナル値と設定値とを関係付ける中間モデル式を表す。また、φSは、外部から与えられる表面電位を表す。
【００３９】
式（３）に示すように、中間モデル式K_ＶTHは、チャネル濃度ＮDEP（ノミナル値をＮDEP0とする）、ゲート長Ｌ、ゲート幅Ｗ、及びゲート絶縁膜の膜厚ＴOX（ノミナル値をＴOX0とする）を含む関数となっている。式（２）及び（３）を利用することで、本実施形態では、半導体回路のアナログ低周波特性のばらつき解析用に、閾値電圧の設定値を算出することが可能となる。
【００４０】
次に、ＳＰＩＣＥパラメータがキャリア移動度ｕ0の場合の中間モデル式の例を、以下の式（４）から（６）に示す。
【数４】
【数５】
【数６】
【００４１】
式（４）は、キャリア移動度と中間モデル式とを連結する関係式を表し、式（５）は、電子移動度用の中間モデル式の経験式、式（６）は、ホール移動度用の中間モデル式の経験式を表す。また、ｕ0_Param及びｕ0はそれぞれ、キャリア移動度のノミナル値及び設定値を表し、ｕe，ｕhはそれぞれ、電子移動度，ホール移動度のノミナル値と設定値とを関係付ける中間モデル式を表す。
【００４２】
式（５）及び（６）は、キャリア移動度の実測データに合うように設定された経験式に相当する。図４は、キャリア移動度の実測データを示したグラフである。図４において、Ａで示す破線及び実線はそれぞれ、電子移動度の測定データ及び経験式を示し、Ｂで示す破線及び実線はそれぞれ、ホール移動度の測定データ及び経験式を示す。図４に示す実測データによれば、電子移動度及びホール移動度用の中間モデル式が、式（５）及び（６）のように、チャネル不純物濃度ＮDEPの関数として表される。
【００４３】
次に、中間モデル式のその他の例を、図５及び図６に列挙する。図５及び図６は、中間モデル式の例を列挙した表である。図５及び図６には、中間モデル式（ＤＦＭ関数）と、ＢＳＩＭモデルにおけるＳＰＩＣＥパラメータと、対応するＭＯＳＦＥＴ特性との関係が示されている。これらの中間モデル式を利用することで、本実施形態では、半導体回路のアナログ低周波特性や、アナログ高周波特性や、ノイズ特性のばらつき解析用に、ＳＰＩＣＥパラメータの設定値を算出することが可能となる。ここで、niとは、ウェル領域における真性キャリア密度を示す。
【００４４】
なお、図５及び図６では、ＭＯＳＦＥＴを構成するゲート電極材料の抵抗率がＲGSHで示され、基板の抵抗率がＲSUBSHで示され、ソース・ドレイン拡散層の不純物密度がＮDNSで示されている。更には、ＭＯＳＦＥＴに電気的に接続された配線層の膜厚と、ＭＯＳＦＥＴを覆う層間絶縁膜の膜厚との総和が、ThicknessD15（ノミナル値はThicknessD150）で示されている。なお、詳細には、ＲGSHは、ゲートポリシリコン電極材料に起因する寄生抵抗を表す比例係数に相当し、ＲSUBSHは、ＭＯＳＦＥＴのウェル部分の抵抗率に相当する。
【００４５】
以上のように、本実施形態では、ＳＰＩＣＥパラメータのノミナル値と設定値とを関係付ける中間モデル式を利用して、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、ＳＰＩＣＥパラメータの設定値を算出する。中間モデル式は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含んでおり、ＳＰＩＣＥパラメータの設定値は、当該変数に関するノミナル値や標準偏差等の情報と、中間モデル式とに基づいて算出される。これにより、本実施形態では、プロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測することが可能となる。本実施形態によれば、半導体回路のロジックＤＣ特性への影響だけでなく、アナログＲＦ特性やノイズ特性への影響を高精度にシミュレートすることが可能となる。
【００４６】
以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００４７】
（第２実施形態）
図７は、第２実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための図である。図７には、第１実施形態において算出されたＳＰＩＣＥパラメータの設定値が、ＢＳＩＭモデルに組み込まれる例を示している。
【００４８】
図７に示すＰ1，Ｐ2はそれぞれ、中間モデル式に含まれる変数のノミナル値，標準偏差の設定内容を表す。また、図７に示すＰ3は、これらの変数やＳＰＩＣＥパラメータの設定値を表す。
【００４９】
ＳＰＩＣＥパラメータのＢＳＩＭモデルへの組み込みは、抽出されたＳＰＩＣＥパラメータのノミナル値に中間モデル式を掛けて、得られた積をＳＰＩＣＥパラメータとして設定することで実現される。そして、本実施形態では、中間モデル式に含まれる変数のノミナル値及び標準偏差を、図７に示すように設定する。図７に示すＰ1には、本実施形態で使用される５つの変数が示されている。
【００５０】
本実施形態では、このような設定下でモンテカルロシミュレーションを実行する。これにより、中間モデル式が上記５つの変数のばらつき設定値に従って変動し、半導体回路のばらつき解析結果が得られる。
【００５１】
このようにして、本実施形態では、プロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測できるようになる。
【００５２】
（第３実施形態）
図８は、第３実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための回路図である。図８には、シミュレーション対象の半導体回路の例である検証用回路の回路図が示されている。
【００５３】
図８には、２段に従属接続された差動増幅器（70nm CMOS Technology）が示されている。図８に示す回路内に用いたＭＯＳＦＥＴは全て、ゲート長Ｌが７０ｎｍ、ゲート幅Ｗが２０ｕｍとなっている。また、各抵抗素子は、幅４ｕｍ、抵抗値５００Ωの１つ以上の素子を直列又は並列に接続することで実現されており、これにより、所望の抵抗値が実現されている。図８に示す回路には更に、ＭＩＭコンデンサが１つ組み込まれている。
本実施形態では、第１及び第２実施形態で示したＳＰＩＣＥ回路シミュレーションを、図８に示す検証用回路に適用する。当該シミュレーションの詳細については、後述の実施形態で説明する。なお、当該シミュレーションは、その他の構成の半導体回路にも同様に適用可能である。
【００５４】
（第４実施形態）
図９は、第４実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するためのグラフ及び表である。図９には、図８に示す検証用回路に対しモンテカルロシミュレーションを実施し、その解析結果を実際の測定データと比較した結果が示されている。
【００５５】
本実施形態では、半導体回路のばらつき特性の指標として、当該回路のＮＦ、バイアス電流、Ｓ２１［ｄＢ］を採用しており、これらの指標に関する解析結果（シミュレーション結果）及び測定データが図９に示されている。
【００５６】
図９に示すように、２ＧＨｚのＮＦの標準偏差の実測値（正確には標準偏差÷平均値の実測値）が０．０２４なのに対し、解析結果により得られた標準偏差（正確には標準偏差÷平均値）は、０．０４３であった。また、バイアス電流の標準偏差の実測値が０．０７８なのに対し、解析結果により得られた標準偏差は、０．０５９であった。また、２ＧＨｚにおけるＳ２１の標準偏差の実測値が０．１６９なのに対して、解析結果により得られた標準偏差は、０．１１８であった。
【００５７】
このように、上記回路シミュレーションによれば、ばらつき解析にとって有意な結果を得ることができる。
【００５８】
（第５実施形態）
第５実施形態では、図５及び図６に示す中間モデル式（ＤＦＭ関数）の導出方法の詳細について説明する。
【００５９】
図５に示すドレイン電流Ｉｄｒは、強反転領域のドレイン電流の式から導出できる。ドレイン電流Ｉｄｒの中間モデル式K_IDは、以下の式（７）のように導出される。
【数７】
【００６０】
また、Ｇ−Ｄ（ゲート−ドレイン）間，Ｇ−Ｓ（ゲート−ソース）間の外部キャパシタンスの中間モデル式K_L0Vは、以下の式（８）のように導出され、これらキャパシタンスの設定値はそれぞれ、以下の式（９），（１０）のように導出される。
【数８】
【数９】
【数１０】
【００６１】
なお、これらの式は、図１０に示すように、配線幅のばらつきが、電極間カップリング容量に寄与すると仮定して算出される。図１０は、Ｇ−Ｄ間，Ｇ−Ｓ間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【００６２】
また、Ｇ−Ｂ（ゲート−ベース）間の外部キャパシタンスの中間モデル式KCGBは、以下の式（１１）のように導出され、当該キャパシタンスの設定値は、以下の式（１２）のように導出される。
【数１１】
【数１２】
【００６３】
なお、これらの式は、図１１に示すように、ネック長Ｄが、カップリング容量に寄与すると仮定して算出される。図１１は、Ｇ−Ｂ間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【００６４】
また、ジャンクションＣＡＰ ＡＡ（Active Area）とウェルのＰ／Ｎ接合（図１２参照）に関し、設定値ＣＪ，ＰＢはそれぞれ、以下の式（１３），（１４）のように与えられ、ＣＪとＰＢとの関係式は、以下の式（１５）のように与えられる。図１２は、ジャンクションＣＡＰ ＡＡとウェルのＰ／Ｎ接合を示した側方断面図である。
【数１３】
【数１４】
【数１５】
【００６５】
そして、ＣＪの中間モデル式K_CJは、以下の式（１６）のように導出され、ＰＢの中間モデル式K_PBは、式（１７）を利用して、以下の式（１８）のように導出される。
【数１６】
【数１７】
【数１８】
【００６６】
また、カットオフ周波数の設定値ＤＬＣは、以下の式（１９）のように与えられ、その中間モデル式K_DLCは、式（２０）から（２２）を利用して、以下の式（２３）のように導出される。
【数１９】
【数２０】
【数２１】
【数２２】
【数２３】
【００６７】
また、熱的ノイズに関し、ゲート入力抵抗ＲＧ及び基板抵抗ＲＳＵＢの設定値はそれぞれ、以下の式（２４）及び（２５）のように与えられる。
【数２４】
【数２５】
【００６８】
なお、図１３に例示した回路においては、Ｘ1及びＸ2で示す箇所が、ノイズを発生する寄生素子に相当し、熱的ノイズに関与する。図１３は、熱的ノイズについて説明するための回路の例を示した回路図である。
【００６９】
また、フリッカーノイズに関し、設定値ＫＦは、以下の式（２６）のように与えられ、その中間モデル式K_KFは、式（２７）から（２９）を利用して、以下の式（３０）のように導出される。
【数２６】
【数２７】
【数２８】
【数２９】
【数３０】
【００７０】
同様に、フリッカーノイズに関し、設定値ＦＣは、以下の式（３１）のように与えられ、その中間モデル式K_FCは、式（３２）から（３５）を利用して、以下の式（３６）のように導出される。
【数３１】
【数３２】
【数３３】
【数３４】
【数３５】
【００７１】
本実施形態では、これらの中間モデル式を利用することで、プロセス変動の影響を直接観測可能なシミュレーションを実行することができる。
【００７２】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００７３】
１０１ 物理関数記憶部
１０２ プロセス変動設定部
１０３ ＳＰＩＣＥパラメータ算出部
１０４ プロセス変動依存性出力部
【技術分野】
【０００１】
本発明は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）回路シミュレーションに使用されるモデルパラメータに関し、特にＭＯＳＦＥＴの回路のばらつき解析、感度解析に用いるパラメータの算出に使用されるものである。
【背景技術】
【０００２】
半導体技術分野では、通常、回路設計の最終段階で、ＳＰＩＣＥ回路シミュレーションによるばらつき解析を行って、歩留まりに対する回路の最適化を行う。
【０００３】
しかしながら、従来のばらつきシミュレーションには、以下のような問題が存在する。
【０００４】
例えば、Principle Component Monitorモデルにおいては、実際のばらつきデータに有意な中間変数を見出し、中間変数の多項式でモデルを構成する。しかし、これを実現するために、膨大な試行回数と煩雑な統計学的手法の適用が必要となり、多大な開発工数が必要となる。
【０００５】
また、特許文献１では、ＭＯＳＦＥＴのＳＰＩＣＥパラメータである閾値電圧ＶTHの変化量を、ゲート絶縁膜の膜厚ＴOXのみで表現することで、ＭＯＳＦＥＴのばらつきを表現している。しかしながら、これでは実際のＭＯＳＦＥＴのばらつきを十分に表現しているとは言えない。これは特に、高い精度が要求されるアナログＲＦ（高周波）回路の設計には不十分である。
【０００６】
また、非特許文献１では、中間モデルを使用してＭＯＳＦＥＴの統計モデルを作成し、閾値電圧ＶTH等を中間変数として採用する。そして、ＭＯＳＦＥＴのＩ−Ｖ特性のデータを利用して中間モデルを作成する。しかしながら、この場合には中間モデルを作成するための時間を要すると共に、プロセス変動による回路特性の変動を直接観測することはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−１０６４１６号公報
【非特許文献】
【０００８】
【非特許文献１】M. Kondo et al., "Model-Adaptable MOSFET Parameter-Extraction Method Using an Intermediate Model", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, p.400-405, Vol. 17, No. 5, MAY 1998.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ばらつき解析に必要な、ＳＰＩＣＥモデルの開発工数の削減、及びアナログ高周波特性に必要な精度の実現を可能とし、且つプロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測可能とする回路シミュレーション装置及び方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様は例えば、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部と、前記中間モデル式に含まれる前記変数に関する情報を設定するための設定部と、前記設定部に設定された前記情報と、前記記憶部に記憶された前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を算出する算出部と、前記半導体回路のプロセス変動依存性を出力する出力部とを備えることを特徴とする回路シミュレーション装置である。
【００１１】
本発明の別の態様は例えば、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション方法であって、前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式が記憶された情報処理装置を用意し、前記中間モデル式に含まれる前記変数に関する情報を前記情報処理装置に設定し、前記情報と前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を前記情報処理装置により算出し、前記半導体回路のプロセス変動依存性を出力することを特徴とする回路シミュレーション方法である。
【発明の効果】
【００１２】
本発明によれば、ＭＯＳＦＥＴのプロセスの世代、及びコンパクトモデルに依存することなく、ばらつき解析に必要な、ＳＰＩＣＥモデルの開発工数の削減と、ロジック回路の特性に留まらずアナログ高周波精度及びノイズ特性に必要な精度の実現を可能とし、且つプロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測可能とする回路シミュレーション装置及び方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の回路シミュレーション装置の構成を示すブロック図である。
【図２】図１の回路シミュレーション装置を利用して実行されるＳＰＩＣＥ回路シミュレーションの流れを示したフローチャートである。
【図３】回路特性の変動の様子を模式的に示したグラフである。
【図４】キャリア移動度の実測データを示したグラフである。
【図５】中間モデル式の例を列挙した表（1/2）である。
【図６】中間モデル式の例を列挙した表（2/2）である。
【図７】第２実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための図である。
【図８】第３実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための回路図である。
【図９】第４実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するためのグラフ及び表である。
【図１０】Ｇ−Ｄ（ゲート−ドレイン）間，Ｇ−Ｓ（ゲート−ソース）間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【図１１】Ｇ−Ｂ（ゲート−ベース）間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【図１２】ジャンクションＣＡＰ ＡＡ（Active Area）とウェルのＰ／Ｎ接合を示した側方断面図である。
【図１３】熱的ノイズについて説明するための回路の例を示した回路図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を、図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態の回路シミュレーション装置の構成を示すブロック図である。
【００１６】
図１の回路シミュレーション装置は、ばらつき回路シミュレーションに用いるＳＰＩＣＥパラメータを算出する装置（ばらつき分布シミュレーション装置）である。
【００１７】
図１の回路シミュレーション装置は、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、当該ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出するための装置となっている。図１の装置は、このような設定値を算出するためのブロックとして、本発明の記憶部の例である物理関数記憶部１０１と、本発明の設定部の例であるプロセス変動設定部１０２と、本発明の算出部の例であるＳＰＩＣＥパラメータ算出部１０３と、本発明の出力部の例であるプロセス変動依存性（応答特性）出力部１０４とを備える。これらのブロックの動作の詳細については、図２のフローチャートを参照して説明する。
【００１８】
図２は、図１の回路シミュレーション装置を利用して実行されるＳＰＩＣＥ回路シミュレーションの流れを示したフローチャートである。
【００１９】
本実施形態では、ＳＰＩＣＥパラメータの設定値を、ＳＰＩＣＥパラメータのノミナル値と設定値とを関係付ける中間モデル式を利用して算出する。本実施形態では、各ＳＰＩＣＥパラメータ用の中間モデル式（物理関数）を予め構築し、物理関数記憶部１０１内に記憶させておく（ステップＳ１０）。本実施形態では、ＳＰＩＣＥパラメータのノミナル値と設定値が、中間モデル式により、以下の式（１）のように関係付けられる。
【数１】
【００２０】
式（１）において、X_Param及びXはそれぞれ、ＳＰＩＣＥパラメータのノミナル値及び設定値を表し、K_Xは、このＳＰＩＣＥパラメータのノミナル値と設定値とを関係付ける中間モデル式を表す。このように、本実施形態では、ＳＰＩＣＥパラメータの設定値が、ＳＰＩＣＥパラメータのノミナル値と中間モデル式との積で表される。ＳＰＩＣＥパラメータの例としては、ＭＯＳＦＥＴの閾値電圧ＶTH0や、ＭＯＳＦＥＴにおけるキャリア移動度ｕ0が挙げられる。
【００２１】
中間モデル式は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼすプロセスパラメータの変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含んでおり、このような変数を含む関数となっている。ＭＯＳＦＥＴの製造条件に関する変数の例としては、ＭＯＳＦＥＴのチャネル濃度（ＮDEP）や、ＭＯＳＦＥＴを構成するゲート電極材料の抵抗率（ＲGSH）等が挙げられる。また、ＭＯＳＦＥＴの素子構造に関する変数の例としては、ＭＯＳＦＥＴのゲート寸法に相当するゲート長（Ｌ）やゲート幅（Ｗ）、さらにはゲート絶縁膜の膜厚（ＴOX）等が挙げられる。
【００２２】
なお、ＭＯＳＦＥＴの製造条件に関する変数の例としては更に、ＭＯＳＦＥＴを構成する基板の抵抗率や、ソース・ドレイン拡散層の不純物密度等が挙げられる。また、ＭＯＳＦＥＴの素子構造に関する変数の例としては更に、ＭＯＳＦＥＴに電気的に接続された配線層の膜厚や、ＭＯＳＦＥＴを覆う層間絶縁膜の膜厚等が挙げられる。
【００２３】
中間モデル式は、このような変数とＳＰＩＣＥパラメータとの間に物理的な相関を持つ普遍的関数となっている。普遍的関数とは、ＭＯＳＦＥＴ（ＣＭＯＳ）の世代、プロセス、又は使用するモデルのバージョンや種類に依存せず、ＭＯＳＦＥＴの特性を表現することが可能な関数である。中間モデル式は、後述するように、理論的又は経験的に導出された理論式又は経験式から構成され、適宜、ＤＦＭ関数とも表記することにする。
【００２４】
本実施形態では次に、中間モデル式に含まれる各変数に関する情報が入力され、プロセス変動設定部１０２に設定される（ステップＳ２０）。当該情報は例えば、中間モデル式に含まれる各変数のノミナル値及び標準偏差（プロセス変動量）である。当該情報は例えば、ユーザーにより回路シミュレーション装置に入力される。
【００２５】
次に、ＳＰＩＣＥパラメータ算出部１０３が、プロセス変動設定部１０２に設定された情報と、物理関数記憶部１０１に記憶された中間モデル式とに基づいて、中間モデル式の掃引を行い、ＳＰＩＣＥパラメータの設定値を算出する（ステップＳ３０）。この処理の際には、回路シミュレーション装置により抽出された、ＳＰＩＣＥパラメータのノミナル値も使用される。
【００２６】
次に、ＳＰＩＣＥパラメータ算出部１０３により算出されたＳＰＩＣＥパラメータの設定値を利用して、ＳＰＩＣＥによるばらつきシミュレーションが行われる（ステップＳ４０）。この処理は、上記の回路シミュレーション装置にインストールされたＳＰＩＣＥプログラムで行ってもよいし、別の装置にインストールにされたＳＰＩＣＥプログラムで行ってもよい。前者の場合、上記半導体回路のプロセス変動依存性（応答特性）を示すＳＰＩＣＥパラメータの設定値等の出力が、プロセス変動依存性出力部１０４により、回路シミュレーション装置の外部に出力され、後者の場合、当該出力が、プロセス変動依存性出力部１０４により、回路シミュレーション装置の内部のメモリやストレージ等に出力される。
【００２７】
以上のようにして、ばらつきシミュレーションが行われ、この実行結果をもとに回路の最適化検討が行われる（ステップＳ５０）。本実施形態では、モンテカルロシミュレーションを実行する。これにより半導体回路のばらつき解析結果が得られ、このシミュレーションの結果を利用して回路の最適化を行う。なお、モンテカルロシミュレーションは、例えば所定のシミュレータとシミュレーションソフトを使用して行う。モンテカルロシミュレーションの詳細については、後述する。
【００２８】
ここで、本実施形態の効果について説明する。
【００２９】
以上のように、本実施形態では、ＳＰＩＣＥパラメータの設定値を、中間モデル式を利用して算出する。そして、中間モデル式は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含んでおり、このような変数とＳＰＩＣＥパラメータとの間に物理的な相関を持っている。具体的には、プロセス変数、構造変数という物理的に変化する量（物理量）とＭＯＳＦＥＴの電気特性を表現するＳＰＩＣＥパラメータとが、物理的な関係で結び付けられている。
【００３０】
よって、本実施形態では、算出されたＳＰＩＣＥパラメータの設定値を利用してばらつきシミュレーションを行うことで、ＭＯＳＦＥＴの製造条件や素子構造の変動となるプロセス変動が半導体回路の諸特性の変動に及ぼす影響を観測することができるため、こうした影響の直接的な予測と物理的に意味のある解析が可能となる。また、本実施形態によれば、半導体回路のロジックＤＣ特性への影響だけでなく、アナログＲＦ特性やノイズ特性への影響を高精度にシミュレートすることが可能となる。
【００３１】
また、本実施形態では、中間モデル式に含まれる各変数に、プロセス相関等の物理的相関が、これらの変数とＳＰＩＣＥパラメータとの間に物理的な相関を持つ普遍的関数により反映されているため、中間モデル式は、ＭＯＳＦＥＴコンパクトモデルに依存せず、他のプロセスへの転用が容易に実現できる。よって、本実施形態ではサンプルの実測データやスペックを元に特定のパラメータの変化量を表現する手法や、デバイスシミュレーション技術を用いて擬似的に予測を行う方法、及び最近主流となる膨大なデータから主成分分析を実施して有意な中間変数を見出し、それらを多項式で表すＰＣＭ（Principle Component Monitor）モデル等に比べてモデルの構築が容易であり、飛躍的に開発工数が改善される。
【００３２】
図３は、回路特性の変動の様子を模式的に示したグラフである。
【００３３】
図３(Ａ)は、従来のＳＰＩＣＥ回路シミュレーションにより得られる回路応答特性の例を示したグラフである。実線が、シミュレーション結果を表し、点線が、これに対応する実測結果を表す。従来の手法では、図３(Ａ)に示すように、回路特性がＳＰＩＣＥパラメータの変動に応じて変化する様子を観測することができる。図３(Ａ)では、ＳＰＩＣＥパラメータの例として、閾値電圧ＶTHが示されている。しかしながら、従来の手法ではプロセス変動による回路特性の変動が直接的に表現できないため、フィッティング精度に限界を生じる。
【００３４】
図３(Ｂ)は、本実施形態のＳＰＩＣＥ回路シミュレーションにより得られる回路応答特性の例を示したグラフである。先程と同様、実線が、シミュレーション結果を表し、点線が、これに対応する実測結果を表す。本実施形態では、図３(Ｂ)に示すように、回路特性が、ＭＯＳＦＥＴのばらつき特性に影響を及ぼすプロセスパラメータに応じて変化する様子を観測することができる。図３(Ｂ)では、プロセスパラメータの例として、チャネル濃度ＮDEPが示されている。このように、本実施形態では、プロセス変動による回路特性の変動を直接見ることができ、且つ物理的に意味のある解析が実現するためフィッティング精度が向上する（図３(Ａ)，(Ｂ)の実線，点線を参照）。
【００３５】
なお、従来の手法では、回路特性が閾値電圧ＶTHやドレイン電流Ｉdrに応じて変化する低周波特性を観測することができるが、本実施形態ではこれに加え、回路特性がΔＲoutやノイズやｆＴに応じて変化する高周波特性を観測することができる。
【００３６】
以下、本実施形態における中間モデル式の例について説明する。
【００３７】
ＳＰＩＣＥパラメータが閾値電圧ＶTHの場合の中間モデル式の例を、以下の式（２）及び（３）に示す。
【数２】
【数３】
【００３８】
式（２）は、閾値電圧と中間モデル式とを連結する関係式を表し、式（３）は、閾値電圧用の中間モデル式の理論式を表す。また、ＶTH_Param及びＶTHはそれぞれ、閾値電圧のノミナル値及び設定値を表し、K_ＶTHは、閾値電圧のノミナル値と設定値とを関係付ける中間モデル式を表す。また、φSは、外部から与えられる表面電位を表す。
【００３９】
式（３）に示すように、中間モデル式K_ＶTHは、チャネル濃度ＮDEP（ノミナル値をＮDEP0とする）、ゲート長Ｌ、ゲート幅Ｗ、及びゲート絶縁膜の膜厚ＴOX（ノミナル値をＴOX0とする）を含む関数となっている。式（２）及び（３）を利用することで、本実施形態では、半導体回路のアナログ低周波特性のばらつき解析用に、閾値電圧の設定値を算出することが可能となる。
【００４０】
次に、ＳＰＩＣＥパラメータがキャリア移動度ｕ0の場合の中間モデル式の例を、以下の式（４）から（６）に示す。
【数４】
【数５】
【数６】
【００４１】
式（４）は、キャリア移動度と中間モデル式とを連結する関係式を表し、式（５）は、電子移動度用の中間モデル式の経験式、式（６）は、ホール移動度用の中間モデル式の経験式を表す。また、ｕ0_Param及びｕ0はそれぞれ、キャリア移動度のノミナル値及び設定値を表し、ｕe，ｕhはそれぞれ、電子移動度，ホール移動度のノミナル値と設定値とを関係付ける中間モデル式を表す。
【００４２】
式（５）及び（６）は、キャリア移動度の実測データに合うように設定された経験式に相当する。図４は、キャリア移動度の実測データを示したグラフである。図４において、Ａで示す破線及び実線はそれぞれ、電子移動度の測定データ及び経験式を示し、Ｂで示す破線及び実線はそれぞれ、ホール移動度の測定データ及び経験式を示す。図４に示す実測データによれば、電子移動度及びホール移動度用の中間モデル式が、式（５）及び（６）のように、チャネル不純物濃度ＮDEPの関数として表される。
【００４３】
次に、中間モデル式のその他の例を、図５及び図６に列挙する。図５及び図６は、中間モデル式の例を列挙した表である。図５及び図６には、中間モデル式（ＤＦＭ関数）と、ＢＳＩＭモデルにおけるＳＰＩＣＥパラメータと、対応するＭＯＳＦＥＴ特性との関係が示されている。これらの中間モデル式を利用することで、本実施形態では、半導体回路のアナログ低周波特性や、アナログ高周波特性や、ノイズ特性のばらつき解析用に、ＳＰＩＣＥパラメータの設定値を算出することが可能となる。ここで、niとは、ウェル領域における真性キャリア密度を示す。
【００４４】
なお、図５及び図６では、ＭＯＳＦＥＴを構成するゲート電極材料の抵抗率がＲGSHで示され、基板の抵抗率がＲSUBSHで示され、ソース・ドレイン拡散層の不純物密度がＮDNSで示されている。更には、ＭＯＳＦＥＴに電気的に接続された配線層の膜厚と、ＭＯＳＦＥＴを覆う層間絶縁膜の膜厚との総和が、ThicknessD15（ノミナル値はThicknessD150）で示されている。なお、詳細には、ＲGSHは、ゲートポリシリコン電極材料に起因する寄生抵抗を表す比例係数に相当し、ＲSUBSHは、ＭＯＳＦＥＴのウェル部分の抵抗率に相当する。
【００４５】
以上のように、本実施形態では、ＳＰＩＣＥパラメータのノミナル値と設定値とを関係付ける中間モデル式を利用して、ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、ＳＰＩＣＥパラメータの設定値を算出する。中間モデル式は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含んでおり、ＳＰＩＣＥパラメータの設定値は、当該変数に関するノミナル値や標準偏差等の情報と、中間モデル式とに基づいて算出される。これにより、本実施形態では、プロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測することが可能となる。本実施形態によれば、半導体回路のロジックＤＣ特性への影響だけでなく、アナログＲＦ特性やノイズ特性への影響を高精度にシミュレートすることが可能となる。
【００４６】
以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００４７】
（第２実施形態）
図７は、第２実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための図である。図７には、第１実施形態において算出されたＳＰＩＣＥパラメータの設定値が、ＢＳＩＭモデルに組み込まれる例を示している。
【００４８】
図７に示すＰ1，Ｐ2はそれぞれ、中間モデル式に含まれる変数のノミナル値，標準偏差の設定内容を表す。また、図７に示すＰ3は、これらの変数やＳＰＩＣＥパラメータの設定値を表す。
【００４９】
ＳＰＩＣＥパラメータのＢＳＩＭモデルへの組み込みは、抽出されたＳＰＩＣＥパラメータのノミナル値に中間モデル式を掛けて、得られた積をＳＰＩＣＥパラメータとして設定することで実現される。そして、本実施形態では、中間モデル式に含まれる変数のノミナル値及び標準偏差を、図７に示すように設定する。図７に示すＰ1には、本実施形態で使用される５つの変数が示されている。
【００５０】
本実施形態では、このような設定下でモンテカルロシミュレーションを実行する。これにより、中間モデル式が上記５つの変数のばらつき設定値に従って変動し、半導体回路のばらつき解析結果が得られる。
【００５１】
このようにして、本実施形態では、プロセス変動が半導体回路の回路特性の変動に及ぼす影響を直接予測できるようになる。
【００５２】
（第３実施形態）
図８は、第３実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するための回路図である。図８には、シミュレーション対象の半導体回路の例である検証用回路の回路図が示されている。
【００５３】
図８には、２段に従属接続された差動増幅器（70nm CMOS Technology）が示されている。図８に示す回路内に用いたＭＯＳＦＥＴは全て、ゲート長Ｌが７０ｎｍ、ゲート幅Ｗが２０ｕｍとなっている。また、各抵抗素子は、幅４ｕｍ、抵抗値５００Ωの１つ以上の素子を直列又は並列に接続することで実現されており、これにより、所望の抵抗値が実現されている。図８に示す回路には更に、ＭＩＭコンデンサが１つ組み込まれている。
本実施形態では、第１及び第２実施形態で示したＳＰＩＣＥ回路シミュレーションを、図８に示す検証用回路に適用する。当該シミュレーションの詳細については、後述の実施形態で説明する。なお、当該シミュレーションは、その他の構成の半導体回路にも同様に適用可能である。
【００５４】
（第４実施形態）
図９は、第４実施形態におけるＳＰＩＣＥ回路シミュレーションについて説明するためのグラフ及び表である。図９には、図８に示す検証用回路に対しモンテカルロシミュレーションを実施し、その解析結果を実際の測定データと比較した結果が示されている。
【００５５】
本実施形態では、半導体回路のばらつき特性の指標として、当該回路のＮＦ、バイアス電流、Ｓ２１［ｄＢ］を採用しており、これらの指標に関する解析結果（シミュレーション結果）及び測定データが図９に示されている。
【００５６】
図９に示すように、２ＧＨｚのＮＦの標準偏差の実測値（正確には標準偏差÷平均値の実測値）が０．０２４なのに対し、解析結果により得られた標準偏差（正確には標準偏差÷平均値）は、０．０４３であった。また、バイアス電流の標準偏差の実測値が０．０７８なのに対し、解析結果により得られた標準偏差は、０．０５９であった。また、２ＧＨｚにおけるＳ２１の標準偏差の実測値が０．１６９なのに対して、解析結果により得られた標準偏差は、０．１１８であった。
【００５７】
このように、上記回路シミュレーションによれば、ばらつき解析にとって有意な結果を得ることができる。
【００５８】
（第５実施形態）
第５実施形態では、図５及び図６に示す中間モデル式（ＤＦＭ関数）の導出方法の詳細について説明する。
【００５９】
図５に示すドレイン電流Ｉｄｒは、強反転領域のドレイン電流の式から導出できる。ドレイン電流Ｉｄｒの中間モデル式K_IDは、以下の式（７）のように導出される。
【数７】
【００６０】
また、Ｇ−Ｄ（ゲート−ドレイン）間，Ｇ−Ｓ（ゲート−ソース）間の外部キャパシタンスの中間モデル式K_L0Vは、以下の式（８）のように導出され、これらキャパシタンスの設定値はそれぞれ、以下の式（９），（１０）のように導出される。
【数８】
【数９】
【数１０】
【００６１】
なお、これらの式は、図１０に示すように、配線幅のばらつきが、電極間カップリング容量に寄与すると仮定して算出される。図１０は、Ｇ−Ｄ間，Ｇ−Ｓ間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【００６２】
また、Ｇ−Ｂ（ゲート−ベース）間の外部キャパシタンスの中間モデル式KCGBは、以下の式（１１）のように導出され、当該キャパシタンスの設定値は、以下の式（１２）のように導出される。
【数１１】
【数１２】
【００６３】
なお、これらの式は、図１１に示すように、ネック長Ｄが、カップリング容量に寄与すると仮定して算出される。図１１は、Ｇ−Ｂ間の外部キャパシタンスの中間モデル式の導出方法について説明するための側方断面図である。
【００６４】
また、ジャンクションＣＡＰ ＡＡ（Active Area）とウェルのＰ／Ｎ接合（図１２参照）に関し、設定値ＣＪ，ＰＢはそれぞれ、以下の式（１３），（１４）のように与えられ、ＣＪとＰＢとの関係式は、以下の式（１５）のように与えられる。図１２は、ジャンクションＣＡＰ ＡＡとウェルのＰ／Ｎ接合を示した側方断面図である。
【数１３】
【数１４】
【数１５】
【００６５】
そして、ＣＪの中間モデル式K_CJは、以下の式（１６）のように導出され、ＰＢの中間モデル式K_PBは、式（１７）を利用して、以下の式（１８）のように導出される。
【数１６】
【数１７】
【数１８】
【００６６】
また、カットオフ周波数の設定値ＤＬＣは、以下の式（１９）のように与えられ、その中間モデル式K_DLCは、式（２０）から（２２）を利用して、以下の式（２３）のように導出される。
【数１９】
【数２０】
【数２１】
【数２２】
【数２３】
【００６７】
また、熱的ノイズに関し、ゲート入力抵抗ＲＧ及び基板抵抗ＲＳＵＢの設定値はそれぞれ、以下の式（２４）及び（２５）のように与えられる。
【数２４】
【数２５】
【００６８】
なお、図１３に例示した回路においては、Ｘ1及びＸ2で示す箇所が、ノイズを発生する寄生素子に相当し、熱的ノイズに関与する。図１３は、熱的ノイズについて説明するための回路の例を示した回路図である。
【００６９】
また、フリッカーノイズに関し、設定値ＫＦは、以下の式（２６）のように与えられ、その中間モデル式K_KFは、式（２７）から（２９）を利用して、以下の式（３０）のように導出される。
【数２６】
【数２７】
【数２８】
【数２９】
【数３０】
【００７０】
同様に、フリッカーノイズに関し、設定値ＦＣは、以下の式（３１）のように与えられ、その中間モデル式K_FCは、式（３２）から（３５）を利用して、以下の式（３６）のように導出される。
【数３１】
【数３２】
【数３３】
【数３４】
【数３５】
【００７１】
本実施形態では、これらの中間モデル式を利用することで、プロセス変動の影響を直接観測可能なシミュレーションを実行することができる。
【００７２】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００７３】
１０１ 物理関数記憶部
１０２ プロセス変動設定部
１０３ ＳＰＩＣＥパラメータ算出部
１０４ プロセス変動依存性出力部
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、
前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部と、
前記中間モデル式に含まれる前記変数に関する情報を設定するための設定部と、
前記設定部に設定された前記情報と、前記記憶部に記憶された前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を算出する算出部と、
前記半導体回路のプロセス変動依存性を出力する出力部と、
を備えることを特徴とする回路シミュレーション装置。
【請求項２】
前記中間モデル式は、前記変数として、前記ＭＯＳＦＥＴのゲート寸法と、ゲート絶縁膜の膜厚と、チャネル濃度の少なくともいずれかを含み、
前記半導体回路のアナログ低周波特性のばらつき解析用の前記設定値を算出することを特徴とする請求項１に記載の回路シミュレーション装置。
【請求項３】
前記中間モデル式は、前記変数として、前記ＭＯＳＦＥＴを構成するゲート電極材料の抵抗率、基板の抵抗率、及びソース・ドレイン拡散層の不純物密度と、前記ＭＯＳＦＥＴに電気的に接続された配線層の膜厚と、前記ＭＯＳＦＥＴを覆う層間絶縁膜の膜厚、のうちの少なくともいずれかを含み、
前記半導体回路のアナログ高周波特性又はノイズ特性のばらつき解析用の前記設定値を算出することを特徴とする請求項１又は２に記載の回路シミュレーション装置。
【請求項４】
前記ＳＰＩＣＥパラメータが、前記ＭＯＳＦＥＴの閾値電圧である場合、
前記中間モデル式は、以下の式（３６）
【数１】
で表される（ただし、Ｌ及びＷはそれぞれ、前記ゲート寸法に相当するゲート長及びゲート幅、ＴOXは前記ゲート絶縁膜の膜厚、ＮDEPは前記チャネル濃度を表し、Ｌ0、Ｗ0、ＴOX0、ＮDEP0はそれぞれ、Ｌ、Ｗ、ＴOX、ＮDEPのノミナル値を表す）ことを特徴とする請求項１又は２に記載の回路シミュレーション装置。
【請求項５】
ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション方法であって、
前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式が記憶された情報処理装置を用意し、
前記中間モデル式に含まれる前記変数に関する情報を前記情報処理装置に設定し、
前記情報と前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を前記情報処理装置により算出し、
前記半導体回路のプロセス変動依存性を出力する、
ことを特徴とする回路シミュレーション方法。
【請求項１】
ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、
前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部と、
前記中間モデル式に含まれる前記変数に関する情報を設定するための設定部と、
前記設定部に設定された前記情報と、前記記憶部に記憶された前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を算出する算出部と、
前記半導体回路のプロセス変動依存性を出力する出力部と、
を備えることを特徴とする回路シミュレーション装置。
【請求項２】
前記中間モデル式は、前記変数として、前記ＭＯＳＦＥＴのゲート寸法と、ゲート絶縁膜の膜厚と、チャネル濃度の少なくともいずれかを含み、
前記半導体回路のアナログ低周波特性のばらつき解析用の前記設定値を算出することを特徴とする請求項１に記載の回路シミュレーション装置。
【請求項３】
前記中間モデル式は、前記変数として、前記ＭＯＳＦＥＴを構成するゲート電極材料の抵抗率、基板の抵抗率、及びソース・ドレイン拡散層の不純物密度と、前記ＭＯＳＦＥＴに電気的に接続された配線層の膜厚と、前記ＭＯＳＦＥＴを覆う層間絶縁膜の膜厚、のうちの少なくともいずれかを含み、
前記半導体回路のアナログ高周波特性又はノイズ特性のばらつき解析用の前記設定値を算出することを特徴とする請求項１又は２に記載の回路シミュレーション装置。
【請求項４】
前記ＳＰＩＣＥパラメータが、前記ＭＯＳＦＥＴの閾値電圧である場合、
前記中間モデル式は、以下の式（３６）
【数１】
で表される（ただし、Ｌ及びＷはそれぞれ、前記ゲート寸法に相当するゲート長及びゲート幅、ＴOXは前記ゲート絶縁膜の膜厚、ＮDEPは前記チャネル濃度を表し、Ｌ0、Ｗ0、ＴOX0、ＮDEP0はそれぞれ、Ｌ、Ｗ、ＴOX、ＮDEPのノミナル値を表す）ことを特徴とする請求項１又は２に記載の回路シミュレーション装置。
【請求項５】
ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、前記ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション方法であって、
前記ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、前記ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、前記変数により定義される物理量と前記ＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式が記憶された情報処理装置を用意し、
前記中間モデル式に含まれる前記変数に関する情報を前記情報処理装置に設定し、
前記情報と前記中間モデル式とに基づいて、前記ＳＰＩＣＥパラメータの設定値を前記情報処理装置により算出し、
前記半導体回路のプロセス変動依存性を出力する、
ことを特徴とする回路シミュレーション方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−７０４３０（Ｐ２０１１−７０４３０Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２１３８８（Ｐ２００９−２２１３８８）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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