【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｂｉ−ＨＦＥＴであって、ＨＢＴは、順次積層されたサブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９及びＩｎＧａＰエミッタ層１１０を有し、サブコレクタ層１０７は、ＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとを有し、ＧａＡｓ外部サブコレクタ領域１０７ａ上には、メサ状のコレクタ部８３０と、コレクタ電極２０３とが離間して形成され、ＨＦＥＴは、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されたＧａＡｓキャップ層１０５と、ＧａＡｓキャップ層１０５上に形成されたソース電極３０４及びドレイン電極３０５とを有する。 （もっと読む）

【課題】バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供する。
【解決手段】ＳＯＩ基板のＳＯＩ層ＳＬにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。バイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ^-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対してｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。バイポーラトランジスタＢＴのベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣのｎ型の不純物濃度よりも高いｐ型の不純物濃度を有している。 （もっと読む）

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。 （もっと読む）

【課題】高い信頼性を持つ車載用高耐圧のバイポ−ラ型半導体装置を提供する。
【解決手段】面方位（１１１）オフアングル ３〜４°の支持基板上に活性領域をエピタキシャル成長させたエピ基板を用いて形成した高耐圧バイポ−ラ型半導体装置（以下、高耐圧ＢＩＰ−ＩＣ）において、コンタクト孔底部および、接合分離層上面を除き、高耐圧ＢＩＰ−ＩＣ表面を減圧熱分解ＣＶＤ法により形成した薄い窒化シリコン膜（下層）と薄い酸化膜シリコン（上層）の積層膜で被覆することにより、保護膜として用いるプラズマＣＶＤによる窒化シリコン膜（以下、プラズマ窒化シリコン膜）中の水素に起因したフィ−ルド部の寄生ＭＯＳのしきい値：フィ−ルドＶｔの低下を抑止し回路誤動作の防止するとともに、前記薄い窒化シリコン膜と薄い酸化膜シリコンの積層膜をコンデンサ膜の一部として用いることによりコンデンサの信頼性を向上せしめる。 （もっと読む）

【課題】応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供する。
【解決手段】絶縁ゲートトランジスタ素子２１とダイオード素子２２とが同じ半導体基板に形成され、絶縁ゲートトランジスタ素子２１とダイオード素子２２が逆並列に接続されてなる半導体装置６０であって、ダイオード素子２２に電流が流れた場合に、絶縁ゲートトランジスタ素子２１のゲート（Ｇ）端子の電位を下げて、該絶縁ゲートトランジスタ素子２１のゲートをオフする第１制御トランジスタ素子ＳＴ１が、前記半導体基板に形成されてなる半導体装置６０とする。 （もっと読む）

【課題】半導体集積回路装置の高集積化及び低コスト化を可能にする複数のトランジスタセルを含む半導体装置を提供することを第１の目的とし、高密度に集積化された小型の半導体集積回路装置を安価に提供する。
【解決手段】基板上に、それぞれ第１層、ベース層、及び、第２層を順に有し、前記第１層、及び、前記第２層の一方がコレクタ層であり、他方がエミッタ層であるトランジスタセルを複数含み、前記各トランジスタセルの前記第１層に接続される第１電極が、前記第１層に形成されたエッチング溝に形成された半導体装置において、前記エッチング溝は、その長手方向に沿った側面が順メサ面となっており、複数のトランジスタセル間の前記第１電極が、前記各順メサ面に交差するように設けられた、まとめ配線によって接続される半導体装置である。 （もっと読む）

【課題】 保護回路内の局所部分が過度の発熱し、保護回路が破壊に至ることを抑制する技術を提供する。
【解決手段】 保護回路８は、第１端子Ｕと第２端子Ｌの間に接続されているとともに、ｐｎｐトランジスタ１６とｎｐｎトランジスタ１０を備えている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタが第１抵抗６を介して第１端子Ｕに接続されている。ｎｐｎトランジスタ１０のベースとｐｎｐトランジスタ１６のコレクタが第２抵抗１４を介して第２端子Ｌに接続されている。ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に追加抵抗１２が挿入されている。 （もっと読む）

【課題】非単結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜デバイスとを形成し、高性能なシステムを集積化した半導体装置の製造方法を提供する。
【解決手段】絶縁基板２上に、単結晶Ｓｉ薄膜トランジスタ１６ａと非単結晶Ｓｉ薄膜トランジスタ１ａとが形成された半導体装置２０の製造方法において、表面に酸化膜、ゲートパターン、不純物イオン注入部が形成された後に平坦化されており、所定の深さに所定の濃度の水素イオンが注入された水素イオン注入部１５を備えた単結晶Ｓｉ基板１０ａを熱処理によって絶縁基板２上に接合し、さらに水素イオン注入部１５において熱処理により劈開剥離した後、非晶質Ｓｉ薄膜５を形成する。 （もっと読む）

【課題】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、素子面積を縮小することを目的とする。
【解決手段】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、第二の導電型であるベース電極用高濃度不純物領域と、第一の導電型であるコレクタ電極用高濃度不純物領域とを直接に接触させ、不要な分離領域を形成しないことで素子面積を縮小する。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、第１素子のゲート電極および第２素子の電極部のそれぞれの側面を覆うサイドウォール絶縁膜の幅を異ならせることが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ｂ上にゲート電極２８を形成する工程と、シリコン基板１１の領域Ａにスペーサ絶縁膜４２を、ゲート電極２８の側面および領域Ａを覆うように形成することにより、領域Ａを覆う保護膜と、ゲート電極２８の側面を覆う絶縁膜４２ａを形成する工程と、その後、領域Ａ上にエミッタ電極２５を形成する工程と、ゲート電極２８およびエミッタ電極２５を覆うようにシリコン酸化膜４９を形成する工程と、スペーサ絶縁膜４２およびシリコン酸化膜４９をエッチングすることにより、絶縁膜４２ａを覆う絶縁膜３０ａを形成するとともに、エミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成する工程とを備える。 （もっと読む）

【課題】 複数個の半導体素子を備えている半導体装置において、その半導体装置のサイズを小さくする技術を提供する。
【解決手段】 不純物注入工程では、半導体基板９の表面にｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲を管理して、不純物を半導体基板９に注入する。熱処理工程では、半導体基板９を加熱して半導体基板９に注入した不純物１２、１４を活性化する。トレンチ形成工程では、半導体基板９の表面に隣接して出現しているｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するととともに半導体基板９の表面から半導体基板９の裏面に向けて不純物の注入範囲１２、１４を貫通する深さにまで伸びているトレンチ１５を形成する。絶縁膜形成工程では、トレンチ１５内に絶縁膜を形成する。 （もっと読む）

【課題】半導体基板の中に分離領域を熱拡散により形成する際に、その横方向拡散を抑制して、半導体集積回路の微細化を実現する。
【解決手段】第３のホトレジスト２４をマスクとして、第３の開口部Ｋ３から、ボロン（Ｂ＋）をエピタキシャル層２１にイオン注入してＰ型の不純物領域２５を形成する。そして、シリコン酸化膜２３上に、Ｐ型の不純物領域２５と部分的にオーバーラップする領域に第４の開口部Ｋ４（リン注入領域）を有する第４のホトレジスト２６を形成する。第４のホトレジスト２６をマスクとして、Ｐ型の不純物領域２５が除去されたエピタキシャル層２１の表面にリン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域２５に隣接したＮ型の不純物領域２８を形成する。その後、熱拡散を行うことにより、エピタキシャル層２１の中にＰ型の上分離領域２９が形成され、この上分離領域２９と下分離領域２２とは連結されて分離領域３０が形成される。 （もっと読む）

【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。
【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。 （もっと読む）

【課題】半導体基板の中の不純物領域を熱拡散する際に、その横方向拡散を抑制して半導体集積回路の微細化を実現する。
【解決手段】絶縁膜２上に第２のホトレジスト５を形成する。第２のホトレジスト５は、Ｐ型の不純物領域４の両側に、Ｐ型の不純物領域４に部分的にオーバーラップする領域に第２の開口部Ｋ２を有するように形成される。第２のホトレジスト５をマスクとして、絶縁膜２をエッチングし、更にその下の半導体基板１の表面をエッチングすることで、Ｐ型の不純物領域４を部分的に除去する。そして、第２のホトレジスト５をマスクとして、Ｐ型の不純物領域４が除去された半導体基板１の表面に、リン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域４に隣接したＮ型の不純物領域６を形成する。その後、第２のホトレジスト５を除去した後に、Ｐ型の不純物領域４及びＮ型の不純物領域６の熱拡散を行う。 （もっと読む）

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置１は、ｎ⁺型のシリコン基板２と、シリコン基板２上に配置されたｐ型の半導体層３と、半導体層３上に配置され、複数のトレンチ４ａを有するとともに、隣接するトレンチ４ａ間の各領域がチャネル１０となるｎ型の半導体層４と、半導体層４のトレンチ４ａに配置された埋め込み電極６とを備え、シリコン基板２、半導体層３および半導体層４により、バイポーラトランジスタが形成されており、埋め込み電極６が負電位である場合に、トレンチ４ａから隣接するトレンチ４ａにわたって空乏層１１が形成されることにより、チャネル１０がオフ状態となり、埋め込み電極６が正電位である場合に、隣接するトレンチ４ａ間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態となる。 （もっと読む）

【課題】バイポーラトランジスタの電極形成時に、ＭＯＳトランジスタを覆う層間絶縁膜上のポリシリコン膜のエッチング残りの発生を低減可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）バイポーラトランジスタ５とＭＯＳトランジスタ６ａ、６ｂとが形成された半導体基板５１を覆うように層間絶縁膜６５を形成する工程と、（ｂ）層間絶縁膜６５を平坦化する工程と、（ｃ）層間絶縁膜６６におけるバイポーラトランジスタ５の電極７０用の開口部６８を形成する工程と、（ｄ）層間絶縁膜６６及び開口部６８を覆うようにポリシリコン膜６９を形成する工程と、（ｅ）層間絶縁膜６６上のポリシリコン膜６９をエッチバックして、開口部６８内に電極７０を形成する工程とを具備する。 （もっと読む）

【課題】コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性ＧａＡｓ基板１０１の第１領域上に形成されたＨＢＴと、半絶縁性ＧａＡｓ基板１０１の第２領域上に形成されたＨＦＥＴとを備え、ＨＢＴは、第１領域上に順次形成された、第１導電型のエミッタ層１０３、エミッタ層１０３よりバンドギャップの小さい第２導電型のベース層１０４、第１導電型又はノンドープのコレクタ層１０５、及びコレクタ層１０５より高不純物濃度の第１導電型のサブコレクタ層１０６を有し、ＨＦＥＴは、エミッタ層１０３の一部により構成された電子供給層１１０と、電子供給層１１０の下方に形成されたチャネル層１０２とを有する。 （もっと読む）

【課題】高い電流利得が得られる半導体装置及びその製造方法を提供する。
【解決手段】基板と、基板の上に設けられた第１導電型のベース層と、ベース層に接続されたベース電極と、ベース層の上に設けられた第２導電型のコレクタ層と、コレクタ層の上に設けられたコレクタ電極と、ベース層の上に設けられた第２導電型のエミッタ層と、エミッタ層の上に設けられたエミッタ電極と、コレクタ層とエミッタ層との間に設けられベース層上でコレクタ層とエミッタ層とを分離する、幅が１００ｎｍ（ナノメートル）以下の分離溝とを備えている。 （もっと読む）

本発明の様々な実施形態は、3次元クロスバーアレイ(500,1000)を対象とする。本発明の一態様では、3次元クロスバーアレイ(1000)は、複数のクロスバーアレイ(1102〜1104)と、第1のデマルチプレクサ(1106)と、第2のデマルチプレクサ(1108)と、第3のデマルチプレクサ(1110)とを含む。各クロスバーアレイは、ナノワイヤ(702〜704)の第1の層、ナノワイヤの第1の層に重なるナノワイヤ(706〜708)の第2の層、及びナノワイヤの第2の層に重なるナノワイヤ(710〜712)の第3の層を含む。第1のデマルチプレクサは、各クロスバーアレイのナノワイヤの第1の層におけるナノワイヤをアドレス指定するように構成され、第2のデマルチプレクサは、各クロスバーアレイのナノワイヤの第2の層におけるナノワイヤをアドレス指定するように構成され、第3のデマルチプレクサは、各クロスバーアレイのナノワイヤの第3の層におけるナノワイヤに信号を供給するように構成される。 （もっと読む）