【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

本発明は、基板（１１）および半導体本体（１）を有する半導体デバイス（１０）であって、この半導体本体（１）は、順にコレクタ領域（２）、ベース領域（３）、およびエミッタ領域（４）を有するバイポーラトランジスタを備える該半導体デバイス（１０）に関し、半導体本体は、コレクタ領域（２）およびベース領域（３）の少なくとも一部分を有する、突出するメサ（５）を備え、このメサを絶縁分離領域（６）によって包囲する。本発明によれば、半導体デバイス（１０）は、さらに、ソース領域、ドレイン領域、介在させたチャネル領域、積層させたゲート誘電体（７）、およびゲート領域（８）を有する電界効果型トランジスタを備え、ゲート領域（８）は電界効果型トランジスタの最も高い部分を形成し、メサ（５）の高さはゲート領域（８）の高さより大きくする。このデバイスは本発明による方法によって安価かつ容易に製造することができ、このバイポーラトランジスタは優れた高周波数特性を有することができる。
（もっと読む）

【課題】省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、半導体基板１と、半導体基板１上に形成されたサブコレクタ層２と、サブコレクタ層２上に形成されたコレクタ層３と、コレクタ層３上に形成されたベース層４と、ベース層４上に形成されたエミッタ層５と、コレクタ層３と接続されるコレクタ電極８ａと、ベース層４と接続されるベース電極７と、エミッタ層５と接続されるエミッタ電極６と、サブコレクタ層２をスパイラル状に区画する絶縁領域１６と、スパイラル状に区画されたサブコレクタ層２の一端に接続される第１のインダクタ電極８ｂと、スパイラル状に区画されたサブコレクタ層２の他端に接続される第２のインダクタ電極８ｃとを備える。 （もっと読む）

半導体基板中にバイポーラ接合トランジスタＢＪＴを形成するプロセス、および本プロセスに従って形成されたＢＪＴ。ＢＪＴ構造体の下に重なる埋込分離領域がＢＪＴ構造体をｐ型半導体基板から分離するために形成される。ＢＪＴサブコレクタと埋込分離領域の間の静電容量を減少させるために、サブコレクタを注入する前に基板面に離間した構造体が形成される。サブコレクタは、離間した構造体を通じて、また離間した構造体の中間の領域にイオンを注入することによって形成される。形成されたＢＪＴサブコレクタは、したがって本体部分およびそこから延在する端部を備え、端部は、端部に注入するイオンが離間した構造体を通過しなければならないために、本体部分よりも浅い深度に位置する。端部の浅い深度によって、静電容量が減少する。
（もっと読む）

【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。 （もっと読む）

【課題】空乏層幅を充分確保でき、高速で高感度な受光素子を、高速なバイポーラ素子とともに同一の半導体基板上に混載する。
【解決手段】第１導電型の第１の半導体領域３１上に形成された半導体層４２から成る低不純物濃度の第１導電型の第２の半導体領域３２と、この半導体層４２に不純物が導入された第１または第２導電型の高抵抗率の第３の半導体領域３３と、その上に形成された半導体層４３から成る第２導電型の低不純物濃度の第４の半導体領域３４と、その上に形成された高不純物濃度の第２導電型の第５の半導体領域３５とを具備して、受光素子が構成され、バイポーラトランジスタＴＲを構成するコレクタ領域７とベース領域８とエミッタ領域１２が半導体層４３内に形成され、受光素子とバイポーラトランジスタＴＲの各形成部間に、第１導電型の分離領域２６が形成されている構成とする。 （もっと読む）

【課題】定電流回路を構成するチップの面積縮小を図ることができる回路構成を提供する。
【解決手段】トランジスタ６のベース電流を流すための起動素子をツェナーダイオード７で構成する。そして、このツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定する。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるため、抵抗と等価の役割を果たすことができる。このように、起動素子をツェナーダイオード７で構成することにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小を図ることができる回路構成が可能となる。 （もっと読む）

【課題】 ＨＢＴでは、ベース電流を増加させて電流密度の向上を図ると、二次降伏を起し、破壊に至りやすくなる。
【解決手段】 単位ＨＢＴと単位ＦＥＴを分離領域を介して隣接して配置し、単位ＨＢＴのベース電極に単位ＦＥＴのソース電極を接続した単位素子を複数接続して能動素子を構成する。これにより、単位素子に電流が集中した場合であっても二次降伏による破壊が発生しない能動素子を実現できる。また単位ＦＥＴでは耐圧を確保するため埋め込みゲート電極構造を採用するが、埋め込み部をＩｎＧａＰ層に拡散させない構造とすることによりＰｔの異常拡散を防止できる。更に、単位ＨＢＴのエミッタメサ、ベースメサ形成、レッジ形成および単位ＦＥＴのゲートリセスエッチングに選択エッチングを採用でき、再現性が良好となる。 （もっと読む）

【課題】面積効率に優れ、且つ、ラッチアップ耐性に優れた半導体装置を実現する。
【解決手段】被保護回路を保護する半導体装置は、電源端子又はＩ／Ｏ端子となる第１の端子１と接地端子となる第２の端子２との間に形成された第１のサイリスタ１０と第２のサイリスタ２０とを備える。第１のサイリスタ１０は、第１のＰＮＰトランジスタ１１と、第１のＮＰＮトランジスタ１２と、抵抗１３とを有する。第２のサイリスタ２０は、第２のＮＰＮトランジスタ２１と、第２・第３のＰＮＰトランジスタ２２とを有する。 （もっと読む）

【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域ａよりも領域が狭い制御回路素子領域ｂがパワー素子領域ａと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とを、半導体チップの表面に垂直な方向に並んで配置させる。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がり、デバイスサイズを縮小し難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上に２層のエピタキシャル層７、８が形成されている。エピタキシャル層７、８には、分離領域３、４、５を構成するＰ型の埋込拡散層４３、４４、４５及びＰ型の拡散層４６、４７、４８が形成されている。このとき、Ｐ型の埋込拡散層４３、４４、４５は１層目のエピタキシャル層７表面から拡散して形成されている。この構造により、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３が狭まり、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。 （もっと読む）

【課題】従来の半導体装置では、パワー用半導体素子の耐圧特性と制御用半導体素子のデバイスサイズの縮小化とを実現することが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上にＮ型のエピタキシャル層４が形成されている。基板３とエピタキシャル層４には、Ｎ型の埋込拡散層９がＰ型の埋込拡散層６上に形成されている。この構造により、Ｐ型の埋込拡散層６の這い上がりが抑制され、パワー用半導体素子の耐圧特性を維持しつつ、エピタキシャル層４の厚みを薄くすることができる。そして、制御用半導体素子のデバイスサイズを縮小化することができる。 （もっと読む）

シリコン内の接合型電界効果トランジスタを用いて相補型論理回路を構築する方法が開示される。本発明は、理想的に、好ましくは６５ｎｍ未満のディープサブミクロンの寸法に適したものである。本発明の基礎となるものは、エンハンスメントモードで動作する相補型接合型電界効果トランジスタである。このＪＦＥＴの速度−パワー性能はサブ７０ｎｍ寸法のＣＭＯＳデバイスに匹敵するものになる。しかしながら、ＪＦＥＴの最大電源電圧は依然として内蔵電位（ダイオードの電圧降下）より小さく制限される。より高い電圧レベルまで駆動される外部回路へのインターフェースを必要とする一定の用途を満足させるため、本発明は、ＪＦＥＴと同一基板上にＣＭＯＳデバイスを構築する構造及び方法を含む。 （もっと読む）

【課題】本発明によれば、バイポーラトランジスタからなる集積回路の多様な製造方法を提供する。
【解決手段】本発明の一実施の形態によれば、バイポーラトランジスタは、基板と、複数の交互にドープされた領域を含み、複数の交互にドープされた領域は正味の第１導電型から正味の第２導電型へ横方向に交互に配置されたコレクタと、コレクタと電気的にコンタクトするコレクタコンタクトからなるように構成できる。また、バイポーラトランジスタは、コレクタの下において高濃度にドープされた埋め込み層と、ベースコンタクトと電気的にコンタクトし、正味の第２導電型にドープされ、複数の交互にドープされた領域の一部にかかるベースと、ベース内に配置され、正味の第１導電型にドープされたエミッタからなり、エミッタの下の複数の交互にドープされた領域の一部が、約３×１０^１２ｃｍ^-２未満の濃度でドープされていることを特徴とすることができる。 （もっと読む）

【課題】 ＨＢＴセル内での発熱均一性を保ち、かつ、高周波帯域の利得特性を向上させたバイポーラトランジスタを提供する。
【解決手段】 ベースメサフィンガー（エミッタレッジ層１５、ベース層１６及びコレクタ層１７）を２本のコレクタフィンガー（コレクタ電極１３）で挟み、ベースメサフィンガー上に１本のベースフィンガー（ベース電極１２）及びその両側の２本のエミッタフィンガー（エミッタ層１４及びエミッタ電極１１）を形成した構造である。２本のエミッタフィンガーは、ベースフィンガーを基準に対称の位置に形成される。 （もっと読む）

【課題】 互いに並列に接続されたベースバラスト抵抗及び容量を付加したＨＢＴ等のヘテロ接合型半導体素子を有する半導体装置において、その素子面積を縮小し、かつ作製工程の簡略化も可能にすること。
【解決手段】
少なくともコレクタ層３とベース層５と第１のエミッタ層７Ａとからなる積層体によって構成されたＨＢＴ１５ａ及び１５ｂを有し、これらのＨＢＴと同一構成材料からなる積層体１６において、各ＨＢＴのベースに接続されたベース構成材料層５と、ベース信号入力端子電極に相当するエミッタ構成材料層上のエミッタ電極９との間に、ベース構成材料によるベースバラスト抵抗１３と、エミッタ及びベース構成材料からなる逆方向ダイオードによる容量１４とが並列に接続されることによって、並列の複数のＨＢＴの熱暴走を防止する構造を素子面積の縮小の下で容易に作製することができる。 （もっと読む）

【課題】 ヘテロ接合半導体素子とダイオード素子とが同一基板上に集積され、ヘテロ接合半導体素子単独の場合と同程度の簡易なエピタキシャル層の積層構造からなり、かつ、ダイオード素子の特性が、ヘテロ接合半導体素子の構成材料層の特性によって制約されることが少ない半導体装置及びその製造方法を提供すること。
【解決手段】 半絶縁性基板１の上にエピタキシャル成長法によって、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の構成材料層を形成し、これらの一部をメサ構造に加工してＨＢＴ１０を形成する。また、別の領域をメサ形状に加工して、それぞれ、ＰＩＮダイオードのｎ型層１６ａと１６ｂ、ｉ型層１５ａと１５ｂおよびｐ型層１４とする。このうち、ｉ型層１５ａと１５ｂは、エミッタ構成材料層１５に不活性化イオンを注入して高抵抗化して形成する。 （もっと読む）

熱暴走に起因する素子破壊を回避しつつ、回路の集積面積の縮小を実現させたトランジスタ集積回路装置及びその製造方法を提供する。カット容量（１３）は、１層に配線用金属で形成される上部電極と、２層に配線用金属で形成される下部電極とで形成される。バイアス抵抗（１２）は、カット容量（１３）の下部電極と同じ配線用金属で形成される。このバイアス抵抗（１２）は、配線用金属を薄膜化させてシート抵抗として機能させることで形成され、その抵抗値は、配線用金属の厚みや幅によって自由に設定することができる。
（もっと読む）

本発明は、標準的な浅いトレンチ分離作製方法を適用してバイポーラートランジスターを作製するための方法を提供するものであり、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２９）又は横型バイポーラートランジスター（４９）と、第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成する。更に本作製方法は、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２７）、第三トレンチの中に横型バイポーラートランジスター（４９）、及び第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成することもある。
（もっと読む）