【課題】高いスイッチング速度を有するバイポーラトランジスタが形成された半導体装置であって、且つ小型で安価な半導体装置を提供する。
【解決手段】半導体基板１の表層部において、絶縁分離された領域内に、Ｐ型第１不純物領域４と、Ｐ型第１不純物領域４内に形成されるＮ型第１不純物領域３と、Ｐ型第１不純物領域４に隣接して形成されるＮ型第２不純物領域５と、Ｐ型第１不純物領域４に隣接して形成されるＰ型第２不純物領域６とを有する半導体装置１０であって、Ｎ型第１不純物領域３をエミッタとし、Ｐ型第１不純物領域４をベースとし、Ｎ型第２不純物領域５をコレクタとするＮＰＮ型バイポーラトランジスタＴｒ１が構成され、Ｐ型第２不純物領域６に接続する複数個の電極から選択される第１電極Ｃ６ａと第２電極Ｃ６ｂにより、Ｐ型第２不純物領域６が抵抗Ｒ０として用いられる。 （もっと読む）

【課題】 ＨＢＴとＦＥＴを１チップに集積化する際、ＨＢＴのエミッタキャップ層をＦＥＴのチャネル層としており、ＦＥＴのピンチオフ性が悪く相互インダクタンスｇｍが低い。また、複数回のイオン注入、アニール、ベースペデスタルの形成、さらには２回のエピタキシャル成長を行うなど製造工程が複雑であった。
【解決手段】 ＨＢＴのエミッタ層とＦＥＴのチャネル層を、同一のｎ型ＩｎＧａＰ層とする。また、ＨＢＴのベース層であるｐ＋型ＧａＡｓ層を、ＦＥＴのｐ型バッファ層として利用する。これにより、ＦＥＴのピンチオフ性が良好となり相互インダクタンスｇｍを高めることができる。またエピタキシャル成長が１回で、イオン注入、アニール工程も不要のため製造工程も簡素化でき、ウエハコストも低減できる。 （もっと読む）

【課題】ＨＢＴ、ＨＥＭＴという異種類のトランジスタを、極めて小さい接続抵抗の下で接続した構成を持つ化合物半導体エピタキシャルウェハを提供すること。
【解決手段】同一ウェハ内で、一単位のＨＢＴエピタキシャル層（ＨＢＴ構造４０）の上に一単位のＨＥＭＴエピタキシャル層（ＨＥＭＴ構造５０）を積層した構造とする。 （もっと読む）

【課題】横型バイポーラトランジスタ、およびそれを有する半導体装置、ならびにそれらの製造方法において、エピタキシャル層表面近傍に潜在しているダメージによって横型バイポーラトランジスタの利得が得られないことを改善する。
【解決手段】ベース領域の上部に設けた不純物を含有する半導体層の前記不純物を熱拡散させてコレクタ拡散層とエミッタ拡散層とを並設してなる横型バイポーラトランジスタ、およびそれを有する半導体装置において、半導体層を横断させて不純物をさらにイオン注入した後に熱処理することによってコレクタ拡散層とエミッタ拡散層とを設ける。半導体層はシリコンゲルマニウム層とし、特に、半導体装置に横型バイポーラトランジスタとともに形成するシリコンゲルマニウムヘテロ接合バイポーラトランジスタの形成に用いるシリコンゲルマニウム層を利用する。 （もっと読む）

【課題】 寄生容量及び寄生抵抗の低減を図ることにより、高周波特性の向上を図ることができる、光電子集積素子及びその製造方法を提供することにある。
【解決手段】 光電子集積素子１００は、基板１１０と、基板１１０の上方に設けられ、第１ミラー１２０と、活性層１２２と、第２ミラー１２４と、を含む面発光型半導体レーザ１００Ｖと、面発光型半導体レーザ１００Ｖの上方に設けられ、少なくとも光吸収層１４２を含むフォトダイオード１００Ｐと、基板１１０の上方に設けられたバイポーラトランジスタ１００Ｂと、を含む。バイポーラトランジスタ１００Ｂは、第１ミラー１２０、活性層１２２、第２ミラー１２４、及び光吸収層１４２のそれぞれと同一の半導体層を含む。 （もっと読む）

【課題】ＣＭＯＳ工程に統合されることができる高利得を有するバイポーラ接合トランジスタ及びその形成方法を提供する。
【解決手段】ＣＭＯＳ工程に統合されることができる本発明のバイポーラ接合トランジスタ形成方法は、ＣＭＯＳ工程でマスク工程及びイオン注入工程を追加することによってベース領域を形成する。これによって、ベース領域のドーピングレベル及び幅を高周波回路に最適の状態で調節することができるので、高利得の高周波回路に適するバイポーラ接合トランジスタを形成することができる。 （もっと読む）

【課題】 マイクロ波集積回路において、能動素子入力部に配置されるノイズ信号カット用容量素子は、容量素子形成に必要な配線等の部品も含め、大きな面積を必要とし、チップサイズ小型化阻害の要因となっている。又、半導体能動素子、特に電界効果トランジスタにおいては、メサ型素子分離の際、メサ段差部分におけるゲート金属の段切れ、ゲート金属と能動層との接触による特性劣化が問題となっている。
【解決手段】 本発明では、チップ裏面に形成される容量素子において、半導体デバイスの１端子の直下に容量素子の２電極のいずれか一方を接続した構造および、半導体デバイスの１端子の直下に容量素子を作製する。又、半導体表面の平面上にゲート金属を被着し、その後裏面から半導体基板およびトランジスタ能動領域以外の能動層を除去する。 （もっと読む）

【課題】増幅器としての高周波特性を損ねることなく、バイポーラトランジスタの過電流による熱的な粗密を緩和することができ、半導体素子の破壊を小規模な回路構成で防ぐことができる半導体装置を提供する。
【解決手段】複数のＨＢＴを並列接続した高出力トランジスタの各ベースごとにバイアス電流の印加を制御し、また、エミッタ数が、ベースの数ｎに対して２の（ｎ−１）乗倍で増大するマルチエミッタ素子を使うことにより、２進数により表せる値で各ベースごとのバイアス電流の印加を制御し、また、非常に大きな構造を有する方向性結合器の代わりに、高出力トランジスタのエミッタをマルチエミッタ構造にし、そのエミッタの一つの電流をモニタする。 （もっと読む）

【課題】 能動素子、受動素子、配線、及び電極からなる半導体装置において、機械的強度の確保、小型化、及び熱的安定性を満たすことの出来る半導体装置を提供することにある。
【解決手段】 半導体装置において、能動素子直下の開口の位置に開口を充填するための導体層を有し、開口のない位置にも導体層を形成する。 （もっと読む）

【課題】 特徴的な素子構造を用いて、ベースバラスト抵抗及び容量を含んだ構成を少ないチップ面積で実現できるトランジスタを提供する。
【解決手段】 トランジスタ１１のベースフィンガＢの上には、電気的に接続された下部電極１３ａが形成される。下部電極１３ａの上には、薄膜抵抗体１２ａ及び誘電体１３ｂが形成される。薄膜抵抗体１２ａ及び誘電体１３ｂの上には、上部電極１３ｃが形成される。上部電極１３ｃは、信号入力配線１４に電気的に接続されている。薄膜抵抗体１２ａは、下面が下部電極１３ａと、上面が上部電極１３ｃとそれぞれ電気的に接続されており、信号入力配線１４とトランジスタ１１のベースフィンガＢとの間に挿入されるベースバラスト抵抗１２として機能する。また、下部電極１３ａ、誘電体１３ｂ及び上部電極１３ｃによって容量１３が形成され、ベースバラスト抵抗１２と並列に挿入される構造となる。 （もっと読む）

エミッタ・アウト拡散、又は縦型バイポーラ装置を形成するために用いられるのと同じ工程で形成されるソース領域及びドレイン領域（１７、１８）を備えたＢｉＣＭＯＳと互換性があるＪＦＥＴ装置であって、バイポーラ装置内にエミッタ・キャップを形成する半導体層がＪＦＥＴ装置のチャネル（１６）を形成し、バイポーラ装置の真性ベース領域を形成する材料層（すなわちベース・エピ・スタック）がＪＦＥＴ装置の真性ゲート領域（１４）を形成するＪＦＥＴ装置。その結果、如何なる更なるマスキング又は他の処理ステップの必要なしに、ＪＦＥＴ装置の標準的なＢｉＣＭＯＳプロセスへの組み込みが達成される。
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【課題】チップ面積の増大を抑制しつつ、電流コラプス現象を低減することができる半導体装置と高周波増幅器を提供する。
【解決手段】半導体装置は、GaAs基板６と、GaAs基板の上に設けられたサブコレクタ層５と、サブコレクタ層５の上の一部に設けられたコレクタ層４と、コレクタ層４の上に設けられたベース層（第１の半導体層）３と、ベース層３のうち真性ベース領域１１の上に設けられた第２エミッタ層（第２の半導体層）２ａと、ベース層３のうち外部ベース領域２ａの上に設けられた第２エミッタ層（第２の半導体層）２ｂと、第２エミッタ層２ａの上に設けられた第１エミッタ層１とを有している。 （もっと読む）

【課題】 各トランジスタ間の特性ばらつき等に起因する動作の不均一、さらにそれによる熱暴走に起因する素子破壊を回避しつつ、チップ面積の増大という問題を回避できるトランジスタ集積回路装置を提供する。
【解決手段】 ベースバラスト抵抗１２は、所定の金属を薄膜化させてシート抵抗として機能させることで形成される。容量１３は、ベースバラスト抵抗１２を下部電極として共用し、ベースバラスト抵抗１２上に誘電体１３ｂ及び上部電極１３ａを順に積層することで形成される。ベースバラスト抵抗１２の一方端は、上部電極１３ａと接続点１４で電気的に接続されている。この接続点１４には、上部電極１３ａに接続される配線１６を介して、高周波信号が入力される。一方、ベースバラスト抵抗１２の他方端は、接続点１５及び配線１７を介してトランジスタ１１のベースに接続される。 （もっと読む）

照明システムは、複数個の発光素子（Ｒ、Ｇ、Ｂ）を含む光源（１）を有する。これらの発光素子は、少なくとも第１の原色の第１の発光ダイオードと、少なくとも第２の原色の第２の発光ダイオードとを備え、第１と第２の原色がお互いに異なっている。この照明システムは、発光素子によって発せられた光を平行にするためのファセット光コリメータ（２）を有する。このファセット光コリメータは、照明システムの長手方向軸（２５）に沿って構成される。ファセット光コリメータ内の光伝搬は、全内部反射に、又はファセット光コリメータのファセット上に施された反射コーティングでの反射に基づいている。ファセット光コリメータは、光源から離れて面する側で、ファセット光反射板に組み合わせる。この照明システムは、光整形拡散体（１７）を更に備える。この照明システムは、均一な空間の及び空間角度色分散で光を発する。
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特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】第1および第２の半導体チップをお互いに固着して小型のパッケージを実現する。
【解決手段】トランジスタである第１の半導体チップ１００と制御ＩＣである第２の半導体チップ６０をお互いに固着することで、小型化を実現すると同時に、電気的接続手段の距離を短くでき、小型で高性能の半導体装置が可能と成る。 （もっと読む）

【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。 （もっと読む）

半導体部品の製造方法は、半導体基板（２１０、５１０）を提供するステップと、半導体基板に溝（１３０、４３０）を形成して、その溝により互いに分離された複数の活性化領域を形成するステップと、溝の一部の下方の半導体基板に埋め込み層（２４０、７５０）を形成するステップであって、埋め込み層が溝と少なくとも部分的に接するステップと、埋め込み層の形成後に、溝に絶縁材料（１３３、８１０）を析出させるステップと、複数の活性化領域の一つにコレクタ領域（１５０，９５０）を形成するステップであって、コレクタ領域が埋め込み層との接触部を形成するステップと、複数の活性化領域の一つを覆うベース構造を形成するステップと、複数の活性化領域の一つを覆うエミッタ領域を形成するステップとを含む。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

例示的一実施例によれば、基板上に位置するＢｉＦＥＴは、基板の上に位置するエミッタ層部分を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴをさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。
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