【課題】ＢＩＣＭＯＳ統合のために選択的エピタキシャル成長を用いる、隆起した外因性自己整合型ベースを有するバイポーラ・トランジスタを提供する。
【解決手段】隆起した外因性自己整合型ベースを有する高性能バイポーラ・トランジスタが、ＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造と統合される。パッド層を形成して、先在するＣＭＯＳデバイスのソースおよびドレインに対して真性ベース層の高さを隆起させることにより、かつ選択的エピタキシを介して外因性ベースを形成することにより、表面の凹凸の影響は、外因性ベースのリソグラフィによるパターン形成時に最小になる。また、バイポーラ構造の製作の間に、化学機械研磨プロセスを使用しないことにより、プロセス統合の複雑さが軽減される。内側のスペーサまたは外側のスペーサが、エミッタからベースを分離するために形成されうる。パッド層、真性ベース層、および外因性ベース層は、一致した外側の側壁表面を有するメサ構造を形成する。 （もっと読む）

【課題】従来の半導体装置では、ＩＳＯを構成するＰ型の埋込層の横方向拡散幅が広がる等により、ＩＳＯの形成領域が狭め難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の基板６上に２層のＥＰＩ７、８が形成される。基板６及びＥＰＩ７、８には、ＩＳＯ１、２、３が形成され、複数のアイランドに区分される。ＩＳＯ１は、Ｌ−ＩＳＯ９、Ｍ−ＩＳＯ１０及びＵ−ＩＳＯ１１が連結し、形成される。そして、Ｌ−ＩＳＯ９とＵ−ＩＳＯ１１との間にＭ−ＩＳＯ１０が配置され、Ｌ−ＩＳＯ９の横方向拡散幅Ｗ１が狭められる。この構造により、ＩＳＯ１の形成領域が狭められる。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

【課題】電気回路の電源供給端子に対してダイオード接続のトランジスタを多段接続した保護回路を提供する。
【解決手段】電源供給端子から接地面へ順方向に直列接続された静電保護ダイオードのうち少なくとも一つ以上を、二つ以上の電源供給端子から共用する。電源電圧供給端子に静電気による電圧が印加されたとき、直近の少なくとも一つは静電保護ダイオードを共有せず、一部を共用化しても電源供給端子Ｖｂ１とＶｂ２の印加電圧が異なっていても効果を発揮することができ、チップ面積の低減によりチップコストを安価にすることができる。 （もっと読む）

2つの別個の成長過程を用いて統合BiFETを製作するための方法及びシステムを開示する。本発明を実施すると、BiFETのFET部分が第1製作環境で製作される。本発明を実施すると、BiFETのHBT部分が第2製作環境で製作される。FET部分とHBT部分の製作を2つ以上の別々の反応器内に分離することで、最適な装置性能が両方の装置で達成される。
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【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がる等により、分離領域の形成領域が狭め難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上にエピタキシャル層７が形成されている。基板６及びエピタキシャル層７には、分離領域１、２、３が形成され、複数の素子形成領域に区分されている。分離領域１は、Ｐ型の埋込拡散層８、９及びＰ型の拡散層１０が連結し、形成されている。そして、Ｐ型の埋込拡散層８とＰ型の拡散層１０との間にＰ型の埋込拡散層９が配置されることで、Ｐ型の埋込拡散層８の横方向拡散幅Ｗ１が狭められる。この構造により、分離領域１の形成領域が狭められる。 （もっと読む）

【課題】コレクタエピタキシャル層を薄膜化した高速バイポーラトランジスタを搭載した集積回路中に所望の高耐圧Ｊ−ＦＥＴを混載可能とした半導体装置及びその製法を提供すること。
【解決手段】Ｐ型の単結晶Ｓｉ基体などの第１導電型の半導体基体２上にシリコン半導体層などの第２導電型の半導体層３を積層し、この半導体層３中にＡｓ（ヒ素）等の第２導電型の不純物によってソース領域12及びドレイン領域13を形成し、さらにこの半導体層３上に、シリコン・ゲルマニウム層によってＰ型の第１導電型不純物（例えば、ホウ素など）を有するゲート領域14を形成する。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】正孔の移動を十分に抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（ｎｐｎ型のバイポーラトランジスタ１００）は、ｎ型コレクタ層２と、ｐ^＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層と、ｎ型エミッタ層８と、ｎ型コレクタ層２とｎ型エミッタ層８との間に形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止膜７とを備える。 （もっと読む）

【課題】ホウ素ドープ多結晶シリコン膜によって構成されたベース引き出し電極を有するヘテロ接合バイポーラトランジスタ（ＨＢＴ）のベース抵抗を低減する。
【解決手段】ベース引き出し電極１３は、高濃度のホウ素がドープされたｐ型多結晶シリコン膜１３ａの上に中濃度のホウ素がドープされたｐ型多結晶シリコン膜１３ｂを積層した２層構造になっている。従って、ベース引出し電極１３と真性ベース層とが接触する繋ぎ部では、高濃度のホウ素がドープされたｐ型多結晶シリコン膜１３ａと真性ベース層とが接触した状態となるので、繋ぎ部の抵抗が低減される。また、ベース引出し電極１３の抵抗は、２層のｐ型多結晶シリコン膜１３ａ、１３ｂの並列抵抗となるので、ホウ素濃度が相対的に低いｐ型多結晶シリコン膜１３ｂの抵抗が支配的となる。 （もっと読む）

【課題】パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置を提供する。
【解決手段】電極層５８を第３絶縁膜６０にて覆うようにすることで、第３絶縁膜６０にて電極層５８が固定されるようにする。これにより、ボンディング時の衝撃により電極層５８が変形してしまうことを従来以上に抑制することが可能となる。特に、電極層５８をヤング率が１×１０⁴ｋｇ／ｍｍ²以上の材料とし、かつ、電極層５８の膜厚を０．３μｍ以上、好ましくは１μｍ以上とすると良い。また、パッド部６２をヤング率が８．０×１０³ｋｇ／ｍｍ²以上の材料とし、かつ、パッド部６２の膜厚を０．５μｍ以上、好ましくは１μｍ以上とすると良い。 （もっと読む）

【課題】多重型トランジスタ半導体構造を提供すること。
【解決手段】半導体構造が２つの異なった部分を用いて形成される。第１の部分は第１のトランジスタを形成し、第２の部分は第２のトランジスタを形成する。第１のトランジスタの複数の部分が第２のトランジスタの複数の部分をも構成する。すなわち、第１のトランジスタ及び第２のトランジスタの両方が、同一の構造における複数の部分により構成される。 （もっと読む）

【課題】フォトダイオードと共に形成したバイポーラ接合トランジスタを提供する。
【解決手段】第２導電型基板に第１導電型のイオンを注入して第１コレクタ領域２０２を形成し、該基板上に第１エピ層２００を形成し、第１エピ層に第１導電型のイオンを注入し、第１コレクタ領域と連結された第１コレクタ連結領域を形成し、第１エピ層に第１導電型のイオンを注入し、エミッタ領域２１４を形成し、第１エピ層の上に第２エピ層を形成し、ＳＴＩ領域２６０を形成し、第２エピ層２１０にＰ−ウェルを形成し、第１コレクタ連結領域と連結された第２コレクタ連結領域２１２、エミッタ領域と連結されたエミッタ連結領域を形成し、第２エピ層に第１導電型のイオンを注入して第２コレクタ領域及びこれと連結されたコレクタコンタクト領域、エミッタ連結領域上にエミッタコンタクト領域を形成し、第２エピ層に第２導電型のイオンを注入し、ベースコンタクト領域を形成する。 （もっと読む）

【課題】ワイドバンドギャップ半導体を用いて形成されたパワースイッチング素子とそれを制御するための受光素子を含む半導体装置を低コストで提供する。
【解決手段】半導体装置は、シリコン基板（１）を用いて形成されたフォトダイオード（５）と、シリコン基板上に形成されていてシリコンに比べて大きなバンドギャップを有するワイドバンドギャップ半導体層（２）と、そのワイドバンドギャップ半導体層を用いて形成されたスイッチング素子（９）とを含み、そのスイッチング素子はフォトダイオードからの制御信号によってオン・オフ制御されるようにフォトダイオードに電気的に接続（７、２８）されている。 （もっと読む）

【課題】ガラス基板上にＭＯＳトランジスタと、バイポーラトランジスタを同時に集積できる素子構造および製法を提供する。
【解決手段】絶縁基板（１０１）上に形成された半導体薄膜（１０５）に形成されたエミッタ（１０２）、ベース（１０３）、およびコレクタ（１０４）を有するラテラルバイポーラトランジスタ（１００）において、半導体薄膜（１０５）が所定の方向に結晶化された半導体薄膜であるラテラルバイポーラトランジスタ。また、絶縁基板上に形成された半導体薄膜に形成されたＭＯＳ−バイポーラハイブリッドトランジスタ（２００）において、半導体薄膜（２０５）は所定の方向に結晶化された半導体薄膜であるＭＯＳ−バイポーラハイブリッドトランジスタ。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置の製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴの形成領域Ａに高濃度のリンイオンを注入した後、Ｓｉ基板１上にシリコン酸化膜３を形成する。その後Ｎ型Ｓｉ層をエピタキシャル成長させると、高速用ＨＢＴの形成領域Ａではまずシリコン酸化膜３の蒸発が起こり除去されてからＮ型Ｓｉ層が成長する。このためラテラルＰＮＰ、ＰＮ接合型バラクタ、高耐圧用ＨＢＴトランジスタ等の素子よりも薄いＮ型Ｓｉ層が得られるため用途の異なる各素子の性能を両立させることができる。 （もっと読む）

【課題】金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけてシリコンゲルマニウム層５１を連続して形成する。次に、エミッタ５９領域のシリコンゲルマニウム層５１上にエミッタ５９を形成する。そして、エミッタ５９が形成された基板１上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する。その後、基板１上にＴｉを形成し熱処理を施して、チタンシリサイド膜６７を形成する。サイドウォール６１Ａを形成する工程では、ＬＯＣＯＳエッジ９０上にサイドウォール６１Ｂを付随的に形成する。 （もっと読む）

【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。 （もっと読む）

【課題】安価に製造することができ、そこに形成される各種半導体素子の特性を阻害することなく高集積化できる貼り合わせ基板の製造方法および貼り合わせ基板を提供する。
【解決手段】ＳＯＩ層１ａとなる第１基板１１ａの一方の第１面１Ｓ側に、埋め込み絶縁分離トレンチＴを形成する、埋め込み絶縁分離トレンチ形成工程と、第１面１Ｓ側に、埋め込み拡散層１ｂ，１ｃとなる不純物層１ｉｂ，１ｉｃを形成する、不純物層形成工程と、第１基板１１ａにおける第１面１Ｓ側を支持基板２となる第２基板１１ｂに対向するようにして積層し、第１基板１１ａと第２基板１１ｂを互いに貼り合わせる、基板貼り合わせ工程と、貼り合わされた第１基板１１ａのもう一方の第２面２Ｓ側を研磨して、埋め込み絶縁分離トレンチＴを基板表面に露出し、ＳＯＩ層１ａとする基板研磨工程とを有する貼り合わせ基板１１の製造方法とする。 （もっと読む）