【課題】ＳＲＡＭセルのダイナミックスタビリティを考慮して、メモリセルの安定性をさらに増大させる。
【解決手段】フラッシュメモリセルのフローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を製造する工程を利用して、容量素子（Ｃ１，Ｃ２）を、記憶ノード（ＳＮ，／ＳＮ）に接続する。すなわち、ＳＲＡＭセルの負荷トランジスタ（ＰＴ１，ＰＴ２）およびドライバトランジスタ（ＮＴ１，ＮＴ２）のゲート電極を、フローティングゲートと同一層の配線で形成し、コントロールゲートと同一の配線層の配線を、負荷およびドライバトランジスタのゲート電極と整列して配置するキャパシタ電極として形成する。 （もっと読む）

【課題】ＳＲＡＭセルに必要な配線層を減らすことができる半導体装置及びその設計方法を提供すること。
【解決手段】半導体装置は、ビットライン２２が容量素子３１より下方にあるスタック型の構成を有するＤＲＡＭとＳＲＡＭとが混載されてなる。そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。 （もっと読む）

【課題】セル面積の縮小化とともに、シェアードコンタクト形成時のゲート電極側部に形成されたサイドウォールの膜減りによる半導体基板への突き抜けを防止する。
【解決手段】半導体基板上にゲート絶縁膜を介してゲート電極１３が形成され、その両側にサイドウォール１５，１６が形成され、ゲート電極１３両側の半導体基板にソース・ドレイン１７，１８が形成されている半導体基板上に、ゲート電極１３、ソース・ドレイン１７，１８等を被覆する犠牲膜２３を形成する工程と、犠牲膜２３にゲート電極１３上から一方側のソース・ドレイン１８上を開口するシェアードコンタクト２４を形成する工程と、シェアードコンタクト２４の内部にゲート電極１３と一方側のソース・ドレイン１８に接続する導電性プラグ２６を形成する工程と、犠牲膜２３を除去する工程とを備えたことを特徴とする。 （もっと読む）

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が延伸して第２Ｐ型ソースドレインに接続され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が延伸して第１Ｐ型ソースドレインに接続され、第２Ｐ型ソースドレインと接続される領域の第１ゲート電極の上面と第２Ｐ型ソースドレインの表面との段差は、第１Ｎチャネルトランジスタにおける第１ゲート電極の上面と第１Ｎ型ソースドレインの表面との段差よりも低く、第１Ｐ型ソースドレインと接続される領域の第２ゲート電極の上面と第１Ｐ型ソースドレインの表面との段差は、第２Ｎチャネルトランジスタにおける第２ゲート電極の上面と第２Ｎ型ソースドレインの表面との段差よりも低い。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）

【課題】ＭＩＭ構造の容量素子の容量膜や下部電極のダメージを軽減することができる構造の半導体装置を提供する。
【解決手段】上部電極３３０と容量膜３２０との共通の端面Ｆから外側に下部電極３１０が突出している。その端面Ｆから外側の部分の上面に、容量膜３２０とは材料が相違する保護膜３４０が積層されている。端面Ｆから所定距離だけ内側の位置まで保護膜３４０が容量膜３２０と下部電極３１０との間に形成されている。従って、保護膜３４０により容量膜３２０の端面Ｆの近傍に段差が発生しており、上部電極３３０と容量膜３２０がエッチングされるときのダメージの進行が段差で抑制されている。さらに、下部電極３１０にダメージが発生することも保護膜３４０により防止されている。 （もっと読む）

【課題】製造工程数を減少しつつ、２つの配線層間を電気的に接続すること。
【解決手段】２つの配線１１Ｃ、１１Ｄ間の下層部にて、数珠繋ぎ形状に形成されるとともに、２つの配線１１Ｃ、１１Ｄを電気的に接続するコンタクトプラグ９ｃを備える。２つの配線１１Ｃ、１１Ｄは、互いに離間して同一の層に形成されている。コンタクトプラグ９ｃは、配線４ｂに接続されるコンタクトプラグ９ｂと、ソース／ドレイン領域６に接続されるコンタクトプラグ９ａと同時に形成される。 （もっと読む）

【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。 （もっと読む）

【課題】フィン状の構造を有するＳＲＡＭ等を微細な構造にし、寸法的なばらつきを抑える半導体装置及びその半導体装置を容易に製造すること半導体装置の製造方法及び半導体記憶装置を提供する。
【解決手段】基板３２を酸化して、その上にポリシリコン４４を形成し、通常のゲート加工工程でポリシリコン４４を微細なラインとし、その後、通常の工程どおりにサイドウォール４６を形成する。この後、ポリシリコン４４を除去し、サイドウォール４６のみ残し、このサイドウォール４６をマスクとして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィン３９をそれぞれｐ／ｎ−ＭＯＳトランジスタ３５、３９の１対を製造する。 （もっと読む）

【課題】バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供する。
【解決手段】複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるSRAMセルを有する半導体装置による。 （もっと読む）

【課題】 高機能の半導体記憶装置を高集積化を図りつつ少ない配線層で実現する。
【解決手段】 ＴＣＡＭ（Ternary Content Addressable Memory）セルアレイＭＡ１は、検索データの１ビット分を入力する検索入力ノード（ＳＬ０）と、複数の記憶データに対してそれぞれ設けられ、検索データの１ビット分に対応するビットを入力する複数のデータ入力ノード（ＤＩ０Ａ，ＤＩ０Ｂ）と、行列状に配列される複数のメモリセルＭＣ０♯０〜３，ＭＣ１♯０〜３とを備える。複数のメモリセルの各々は、記憶データの１ビット分を記憶する第１のセルと、検索データと記憶データとが一致するか否かを演算する論理演算セルとをさらに含む。各メモリセルを構成するトランジスタのゲートは、行方向に沿って延在する。メモリアレイ形成領域の複数のウェルの各々は、列方向に隣接するメモリセルの対応するウェルと連続するように形成される。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、このトランジスタを含む基体上に設けられた層間絶縁膜、及びこの層間絶縁膜に形成された埋め込み導体配線を有し、この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続されていることを特徴とする半導体装置。
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【課題】 負荷容量のアンバランスを軽減でき、さらには実装面積を削減できる半導体装置を提供する。
【解決手段】 半導体装置は、拡散領域Ａ１と、ゲートＧ１と、拡散領域Ａ２と、ゲートＧ２と、拡散領域Ａ３とで２個のトランジスタを構成する第１回路１と、拡散領域Ｂ１と、ゲートＧ１と、拡散領域Ｂ２と、ゲートＧ２と、拡散領域Ｂ３とで２個のトランジスタを構成する第２回路２とを備える。拡散領域Ａ１とＢ３、拡散領域Ａ２とＢ２、拡散領域Ａ３とＢ１とを接続、または拡散領域Ａ１とＡ３とＢ２、拡散領域Ａ２とＢ１とＢ３を接続して使用すると、製造過程で拡散層とゲートの位置関係がずれたとしても、負荷容量のアンバランスが生じることがない。 （もっと読む）

【課題】 スタティック型半導体記憶装置においてメモリセル列単位で、ドライバトランジスタのソース電圧レベルを制御する。
【解決手段】 メモリセル（ＭＣ）内において、ドライバトランジスタソースコンタクト（ＤＶ１，ＤＶ２）を、内部の金属配線（９ｂ）により短絡する。この金属配線（９ｂ）は、隣接列のメモリセルとは分離され、メモリセル列方向にジグザグ状に延在する。各列ごとに、ドライバトランジスタソース電圧を伝達する線を個々に配設することができ、シングルポートメモリセル構造においても、メモリセル列単位でドライバトランジスタソース電圧の調整を行なうことができる。 （もっと読む）

【課題】 簡単な構成で、製造工程上でも大きな変更をすることなく、ノード部に高抵抗を付加して、ソフトエラー対策を施すことを可能とする。
【解決手段】 本発明の半導体装置は、ＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、これらＣＭＯＳインバータ回路の一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、前記２つのＣＭＯＳインバータ回路のゲート電極パターン７ａ、７ｂと、前記２つのＣＭＯＳインバータ回路のノードＮｂ、Ｎａを接続するポリシリコンパターン１１ａ、１１ｂを設け、このポリシリコンパターン１１ａ、１１ｂに下地の段差形状を利用して自己整合的に高抵抗部分１１ａ１を形成し、この高抵抗部分１１ａ１で第１および第２の抵抗要素を構成したものである。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】 表示デバイスを駆動するためにＭＰＵから入力される画像データを一時的に記憶するＳＲＡＭを内蔵した半導体集積回路において、チップ面積を低減する。
【解決手段】 この半導体集積回路は、Ｘ方向に長手方向を有するＰ型半導体基板と、半導体基板内に形成され、Ｙ方向に長手方向を有するＮ型ウエルと、Ｎ型ウエル内に形成されたソース・ドレインを有するＰチャネルトランジスタＱＰ１〜ＱＰ２、及び、Ｐ型半導体基板内に形成されたソース・ドレインを有するＮチャネルトランジスタＱＮ１〜ＱＮ４によって構成されるメモリセルＭＣ００〜ＭＣ１１と、メモリセルに接続され、Ｙ方向に延在するビットラインＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バーと、メモリセルに接続され、Ｘ方向に延在するワードラインＷＬ０、ＷＬ１とを具備する。 （もっと読む）

【課題】６トランジスタ型ＳＲＡＭメモリセルにおいて、横型メモリセルレイアウトが多く用いられる様になってきが、形状が横長であるが故に、例えばビット線を第２層目の配線にした場合、横方向に走るワード線とＶＳＳ電源が同層で近接して並走し、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下という課題があった。
【解決手段】第２層目配線にて、列方向に並んで配置された複数のワード線３５１と、第３層目配線にて、行方向に並んで配置された複数の対をなすビット線３５２，３５３と、それぞれ対をなすビット線の間に配置された複数のＶＤＤ電源配線３５４と、第４層目配線にて、ビット線より１層上の配線層で形成されたＶＳＳ電源配線とを設けた。ビット線と並走するＶＳＳ電源の並走距離が短くなるので、ビット線容量が軽くなるとともに、ショート不良に至る確率が減少し歩留が向上する。 （もっと読む）

【課題】アクセスをより高速化する。
【解決手段】ｎＭＯＳトランジスタＱＮ１のゲートとｐＭＯＳトランジスタＱＰ１のゲートがポリシリコン配線Ｇ１０により構成され、ｎＭＯＳトランジスタＱＮ２のゲートとｐＭＯＳトランジスタＱＰ２のゲートがポリシリコン配線Ｇ２０により構成され、ｎＭＯＳトランジスタＱＮ３及びＱＮ４のゲートがそれぞれポリシリコン配線Ｗ１０及びＷ２０により構成され、ポリシリコン配線Ｇ１０とポリシリコン配線Ｗ２０がｎＭＯＳ領域１３ＡからｎＭＯＳ領域１３Ｂへ延びる第１の方向に並べて配置され、ポリシリコン配線Ｇ２０とポリシリコン配線Ｗ１０が第１の方向に並べて配置されているので、第１の方向に対して垂直な第２の方向に延在するビット線の長さがトランジスタ２個分となる。 （もっと読む）

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ＣＭＯＳインバータを構成する負荷用ＭＩＳと駆動用ＭＩＳとに共通するゲート電極の引き出し部ＧＭ２の側壁に形成する第２サイドウォール９ａ１によって素子分離２の端部を覆うことにより、負荷用ＭＩＳ（Ｌｄ１）のドレイン（ｐ^＋型半導体領域１３）と上記引き出し部ＧＭ２との両者に接する配線溝ＨＭ１を形成する際の素子分離２を構成する酸化シリコン膜の削れを、負荷用ＭＩＳ（Ｌｄ１）のｐ^＋型半導体領域１３の深さよりも小さく抑える。 （もっと読む）