【課題】半導体チップのソフトエラー免疫セル構造を提供する。
【解決手段】ディープＮウェル領域１０７中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第１の記憶ノードおよび第２の記憶ノードを含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１の抵抗および第２の抵抗を含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１のキャパシタおよび第２のキャパシタを含む。ＩＬＤ層２１９はメモリデバイス上に形成される。ＩＬＤ層２１９は少なくともホウ素を含まない誘電体材料を含む。ＩＭＤ層２２１はＩＬＤ層２１９上に形成される。ＩＭＤ層２２１の誘電率は３より小さい。ポリイミド（Polyimide）層２４０はＩＭＤ層２２１上に形成される。ポリイミド層の厚みは２０μｍより小さい。 （もっと読む）

【課題】 リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供する。
【解決手段】 半導体基板１上に形成されたメモリセルと、第１電荷保持部と、第２電荷保持部と、第１アクセストランジスタと、第１リークトランジスタ５２２Ａと、第２アクセストランジスタと、第２リークトランジスタと、層間絶縁膜１６と、層間絶縁膜１６上に形成され、第１電荷保持部に接続されたメモリセル内の第１ＭＩＳＦＥＴ５６Ａ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜１６上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】 少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した複数の基本セルをベースにし、この複数の基本セルを第１のビア以降を修正することにより、半導体集積回路の異なる動作要求又は回路要求に対して対応する。
【解決手段】 ＳＲＡＭセル部１は、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有する基本セルＡ１と、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なる基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、４つのＮｃｈ ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＢとから構成され、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置及び製造方法を提供すること。
【解決手段】 メモリセル１０は、インバータ回路ＩＮＶ１と、その入力ノードＩＮ２がインバータ回路ＩＮＶ１の出力ノードＯＵＴ１に接続され、その出力ノードＯＵＴ２がインバータ回路ＩＮＶ１の入力ノードＩＮ１に接続されるインバータ回路ＩＮＶ２と、を含み、各トランジスタＬＴ１、ＬＴ２は、第２導電型のウェル領域Ｗ２と第２導電型のウェル領域Ｗ３の間に設けられた第１導電型のウェル領域Ｗ１上に形成され、トランジスタＴＴ１、ＴＴ２のゲート電極を形成するサブワード線ＳＷＰＬが方向ＤＲ２に沿って直線状に延在形成され、境界線ＢＤＲ１と、境界線ＢＤＲ２とが方向ＤＲ１に沿って直線状になるように、ウェル領域Ｗ１、Ｗ２、Ｗ３が形成されている。 （もっと読む）

【課題】ＳＲＡＭセルの形成面積の増大を抑えつつ、動作の安定化を図る。
【解決手段】ＳＲＡＭセルのアクセストランジスタＱ５のゲート電極３３の上には、ワード線に接続するコンタクト４５が形成される。コンタクト４５は、素子分離絶縁膜１４を突き抜けてＳＯＩ層１３にまで達する。ドライバトランジスタＱ１のボディー領域と第１アクセストランジスタＱ５のボディー領域とは、素子分離絶縁膜１４下方のＳＯＩ層１３を介して互いに電気的に接続している。よって、アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５で接続されたＤＴＭＯＳ構造になり、コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも電気的に接続する。 （もっと読む）

【課題】所望のタイミングで高速な初期値設定を可能にすると共に、セルの形成面積の増大を抑え、また、初期値決定のためのＳＲＡＭセルのパターン変更を容易にする。
【解決手段】ＳＲＡＭセルは、ソースが接地されたＮＭＯＳトランジスタＱ７を有する。第１記憶ノードＮ１、第２記憶ノードＮ２およびＮＭＯＳトランジスタＱ７のドレインは、同一の配線層に形成された第１，第２及び第３のアルミ配線２１，２２，２３にそれぞれ接続する。第３のアルミ配線２３は、第１及び第２のアルミ配線２１，２２の一方と一体形成され、且つ、他方に近接して配設される。 （もっと読む）

【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

【課題】完全ＣＭＯＳ型ＳＲＡＭセルとして、セル面積とコストを大きく増やすことなくソフトエラー耐性を向上すること。
【解決手段】第１（２）の駆動用および負荷用ＭＩＳＦＥＴのゲート電極が、第１（２）の転送用ＭＩＳＦＥＴのゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第１（２）の抵抗素子が形成されており、第１および第２の抵抗素子が、それぞれ、第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の先であって、第１または第２の駆動用ＭＩＳＦＥＴとは逆方向側に形成されており、第２（１）のインバータの出力ノードからの配線が、第１（２）の抵抗素子となるＮ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、第１および第２の負荷用ＭＩＳＦＥＴが、Ｎ型ゲート電極をもつ。 （もっと読む）

【課題】 ＳＲＡＭセルのサイズが縮小化された場合、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成できるようにする。
【解決手段】 ＳＲＡＭセルの製造時において、１回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する。２回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第１の多結晶シリコン膜６の抵抗値を調整する。 （もっと読む）

【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。
【解決手段】 半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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本発明は、二つのインバータと複数のスイッチを備えたＳＲＡＭメモリセルであって、ＳＲＡＭセルがＮ／Ｐシャント能力を提供する技術において製造され、インバータの入力が少なくとも一対のビットライン（ＢＬａ、ＢＬａ／；ＢＬｂ、ＢＬｂ／）に前記スイッチの二つを介して接続されており、前記スイッチが信号ワードライン（ＷＬａ、ＷＬｂ）によって制御され、各インバータが第１導電性タイプの第１トランジスタ（ＭＮ０、ＭＮ１）と第２導電性タイプの第２トランジスタ（ＭＰ０、ＭＰ１）を備え、そして、各スイッチが第１導電性タイプの少なくとも第３トランジスタ（ＭＮ２、ＭＮ３）を備えるＳＲＡＭメモリセルであって、インバータにおける第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）がメモリセルの二つの対向端部領域にそれぞれ配置されていることを特徴とするＳＲＡＭメモリセルを提案する。
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