【課題】短チャネル効果および閾値の変動の双方を抑制することの可能な半導体装置を提供する。
【解決手段】ｐ型ＭＯＳトランジスタ１１が形成された第１領域１０と、ｎ型ＭＯＳトランジスタ２１が形成された第２領域２０との間に分離部３７が形成されている。分離部３７は、第１領域１０と第２領域２０との境界に沿って延在しており、第１領域１０と第２領域２０とを互いに分離している。分離部３７は、さらに、ｐ型ＭＯＳトランジスタ１１のバックゲートおよびｎ型ＭＯＳトランジスタ２１のバックゲートを、少なくとも双方のバックゲート間に電流が流れるのを阻害する程度に互いに電気的に分離している。 （もっと読む）

【課題】ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。
【解決手段】横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上に、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２と、第１ロードＭＯＳトランジスタＰ１，Ｐ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４とを設けたフルＣＭＯＳＳＲＡＭにおいて、記憶ノードとなる埋め込み配線５Ｄ，５Ｇは、ポリシリコン配線３Ｃ，３Ｂの長手方向と交差する方向に延びる傾斜部５０Ｄ，５０Ｇを有する。 （もっと読む）

【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】本発明は、従来のＳＲＡＭメモリセルでは、Ｐウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【解決手段】ＳＲＡＭセルを構成するインバータが形成されたＰウエル領域PW1、PW2が２つに分割されてＮウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル３２ローあるいは、６４ロー毎に、ワード線と平行に形成される。 （もっと読む）

【課題】通常メモリセルの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供する。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。 （もっと読む）

【課題】ビット線長を短くすることによって、ＳＲＡＭの性能を向上させることができるメモリセルを提供する。
【解決手段】第１及び第２のインバータと、第１のインバータの出力端子がソース２０ａに、ワード線１１がゲート電極である多結晶シリコン層３０に、ビット線１０ａがドレイン２０ｂに電気的に接続されたＮＭＯＳ Ｔｒａｎｓｆｅｒトランジスタ１０２ａと、第２のインバータの出力端子がソース２０ａに、ワード線１１がゲート電極である多結晶シリコン層３０に、ビット線１０ｂがドレインに電気的に接続されたＮＭＯＳ Ｔｒａｎｓｆｅｒトランジスタ１０２ｂを具備し、メモリセル１の高さＬは、トランジスタ１つ分の高さＬａと、トランジスタのソース又はドレイン上のコンタクトの中心から連接するセルとの境界線４０までの距離Ｌｂとの和になる。 （もっと読む）

【課題】ゲート絶縁膜に高誘電率膜を用いたＭＩＳトランジスタのトランジスタ特性を向上する。
【解決手段】基板の主面上に形成した酸化シリコン（ＳｉＯ_２）膜上に、ハフニウムおよび酸素を含むベース絶縁膜を形成する。次いで、ベース絶縁膜上に、ベース絶縁膜より薄く、かつ、金属元素のみからなる金属薄膜を形成し、その金属薄膜上に、耐湿性および耐酸化性を有する保護膜を形成する。その後、保護膜を有する状態で、ベース絶縁膜に金属薄膜の金属元素をすべて拡散することによって、酸化シリコン膜上に、酸化シリコン膜より厚く、かつ、酸化シリコンより誘電率が高く、ベース絶縁膜のハフニウムおよび酸素と、金属薄膜の金属元素とを含む混合膜（高誘電率膜）を形成する。 （もっと読む）

【解決手段】
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。 （もっと読む）

【課題】シェアードコンタクトと不純物拡散領域との接触抵抗を小さくする。
【解決手段】半導体基板３０１上に、ゲート絶縁膜３１２を介して形成された第１のゲート電極３１０と、ゲート絶縁膜３２２を介して形成された第２のゲート電極３２０と、第１および第２のゲート電極３１０および３２０の間の半導体基板３０１表面に形成された不純物拡散領域と、第２のゲート電極３２０と不純物拡散領域との間を接続するシェアードコンタクト２２４とを備える半導体記憶装置において、シェアードコンタクト２２４は、セルフアラインコンタクト手法による開口と、第２のゲート電極３２０と接続を取るための開口とにより形成される。このセルフアラインコンタクト手法を用いることで、シェアードコンタクト２２４と不純物拡散領域との接触面積が最大限確保され、接触抵抗が低減される。 （もっと読む）

【課題】シェアードコンタクトがエクステンション領域に接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与する。
【解決手段】シェアードコンタクトを有する半導体装置の製造方法であって、半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４を形成する工程と、基板１０１の表面をカバー膜１０６で被覆する工程と、ゲート電極１０４の少なくとも一方の側壁面及び該側壁面に隣接する基板表面でカバー膜１０６を除去する工程と、カバー膜１０６の除去により露出した基板１０１の表面から半導体層１１１，１１２をエピタキシャル成長し、基板１０１とゲート電極１０４の側壁面とを電気的に接続する工程と、ゲート電極１０４をマスクに用いてソース／ドレイン領域を形成する工程とを含む。 （もっと読む）

集積回路を製造する方法は、複数の連続能動領域を区画するステップと、能動領域を越えて延びる導通線を形成するステップと、能動領域にドーパントを導入する、マスクとして導通線を用いるステップと、を含む。第１の回路部分及び第２の回路部分を形成するためにドーピング領域と導通線との間に接続が提供され、少なくとも１つの能動領域は、第１及び第２の回路部分間で連続である。該能動領域において、ダイオード接続されたトランジスタの対間に共有の非接続のドーピング領域を残すよう接続された、第１及び第２の回路部分間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するよう、ドーピング領域と導通線との間に接続が提供される。本発明は、また、対応のＩＣにも関する。
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【課題】３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１基柱２にチャネル部５と、チャネル部５の上下に形成された拡散層６，７と、チャネル部５の周りにゲート絶縁膜を介して形成されたゲート電極８とを備えた３次元トランジスタ１が、導電型の第２基柱３を囲むようにウェル領域上に複数配置され、複数個の３次元トランジスタ１が１つの第２基柱３を共有して、各々のチャネル部５がチャネル連結部４によって第２基柱３に接続されていることを特徴とする。また、６個からなる３次元トランジスタ１が、１個の第２基柱３を共有することができる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの製造プロセスを大幅に変更することなく、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供する。
【解決手段】第１導体膜によりＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍと、ＤＲＡＭセルの選択用ｎＭＩＳのゲート電極４ｄと、ＦＬＡＳＨセルのメモリＭＩＳの浮遊ゲート電極４ｆとを形成し、第２導体膜によりＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧと、ＤＲＡＭセルの容量電極１１ｄと、ＦＬＡＳＨセルのメモリＭＩＳの制御ゲート電極１１ｆとを形成し、絶縁膜１０ｂ、電荷蓄積層ＣＳＬおよび絶縁膜１０ｔからなる積層膜によりＭＯＮＯＳセルの電荷保持用絶縁膜、ＤＲＡＭセルの容量絶縁膜およびＦＬＡＳＨセルの層間絶縁膜を形成することにより、半導体基板１に、ＭＯＮＯＳセル、ＤＲＡＭセルおよびＦＬＡＳＨセルを搭載する半導体装置を製造する。 （もっと読む）

【課題】形成面積の増大を抑えつつ、ソフトエラー発生を抑制することが可能な半導体記憶装置を提供する。
【解決手段】絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。またその完全分離を、絶縁体層には達しないトレンチ分離（部分分離）内にスリット状に形成し、そのスリット状の完全分離を跨ぐようにボディーコンタクトを形成することによって、当該ボディーコンタクトを隣接セル間で共有させる。 （もっと読む）

【課題】本発明は、コンタクトプラグを用いずに異なるトランジスタのゲート電極とドレイン領域とを電気的に接続することを特徴とする。
【解決手段】トレンチ型の素子分離絶縁膜１２によって素子分離された複数の素子領域１３と、各素子領域上に形成されると共に各素子領域に隣接する素子分離絶縁膜１２上まで延長して形成され、多結晶シリコンからなる側壁膜１７を有するゲート電極１４と、各素子領域内に形成されたトランジスタのドレイン領域１８と、素子分離絶縁膜１２上に位置するゲート電極１４の上部及び側壁膜１７上並びに素子分離絶縁膜１２に隣接する異なるトランジスタのドレイン領域１８上に渡って連続して形成された金属シリサイド膜２０と、金属シリサイド膜２０上を含む全面上に形成された層間絶縁膜２１を具備している。 （もっと読む）

【課題】ビット線やワード線が複数本存在し、１ポートＳＲＡＭと比較して配線レイアウトが逼迫し易い傾向に有るマルチポートＳＲＡＭにおいて、配線レイアウトを合理化して、小面積化、加工容易性向上、配線負荷軽減、冗長救済歩留向上等の効果を奏する半導体メモリセルを提供する。
【解決手段】ビット線を第２層目配線、ワード線を第３層目配線、ＶＳＳ線を第４層目配線とし、ワード線を下層に接続するワード線接続部（第２層）と、ＶＳＳ線を下層に接続するＶＳＳ線接続部（第２層）とを、ビット線延伸方向で同一直線上に配置する。さらに、メモリセル中心から見て、右側と左側とで、ＶＳＳ線接続部（第２層）とビット線方向に並ぶワード線接続部のワード線系統を相異させる。さらに、第３層目のワード線を屈曲させて、セルの縦方向長さを抑制する。 （もっと読む）

【課題】微細化されたＳＲＡＭのロードトランジスタを構成するＭＯＳトランジスタにおいて、ビアコンタクトがずれてもソース抵抗の増大を回避できる構成を提供する。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。 （もっと読む）

【課題】垂直トランジスタを用いたＣＭＯＳインバータ回路の形成面積を小さくする。
【解決手段】半導体基板１上に絶縁分離帯２により画定された素子形成領域５にｐ型及びｎ型不純物領域１ｐ、１ｎを形成し、それらをドレイン領域としその上に立設されたナノワイヤ３をチャネルとするｐＭＯＳ及びｎＭＯＳトランジスタＴｒ１、Ｔｒ２が設けられる。素子形成領域５の表面には不純物領域１ｐ、１ｎとオーミック接合する接続領域４が形成され、トランジスタＴｒ１、Ｔｒ２の外側で出力信号用ビア１６と接続する。また、トランジスタＴｒ１、Ｔｒ２のゲート電極１３を接続するゲート電極配線１５には、入力信号用のビア１７が接続する。このＣＭＯＳ回路は、２つのトランジスタと２個のビアの形成領域があれば形成できる。 （もっと読む）

【課題】 シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取る。
【解決手段】 シェアードコンタクトを有する半導体装置において、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側面に形成された側壁絶縁膜１０５，１０６と、基板１０１のゲート電極１０４の両側に隣接する表面部の少なくとも一方が側壁絶縁膜１０５，１０６の下部を越えてゲート電極１０４の下に達するまで除去され、且つ該除去部分に露出するゲート絶縁膜１０３が除去され、半導体基板１０１及びゲート絶縁膜１０３が除去された部分に形成された不純物ドープの半導体層１１９とを備えた。 （もっと読む）