半導体装置及び半導体装置の配線方法
【課題】 負荷容量のアンバランスを軽減でき、さらには実装面積を削減できる半導体装置を提供する。
【解決手段】 半導体装置は、拡散領域Ａ１と、ゲートＧ１と、拡散領域Ａ２と、ゲートＧ２と、拡散領域Ａ３とで２個のトランジスタを構成する第１回路１と、拡散領域Ｂ１と、ゲートＧ１と、拡散領域Ｂ２と、ゲートＧ２と、拡散領域Ｂ３とで２個のトランジスタを構成する第２回路２とを備える。拡散領域Ａ１とＢ３、拡散領域Ａ２とＢ２、拡散領域Ａ３とＢ１とを接続、または拡散領域Ａ１とＡ３とＢ２、拡散領域Ａ２とＢ１とＢ３を接続して使用すると、製造過程で拡散層とゲートの位置関係がずれたとしても、負荷容量のアンバランスが生じることがない。
【解決手段】 半導体装置は、拡散領域Ａ１と、ゲートＧ１と、拡散領域Ａ２と、ゲートＧ２と、拡散領域Ａ３とで２個のトランジスタを構成する第１回路１と、拡散領域Ｂ１と、ゲートＧ１と、拡散領域Ｂ２と、ゲートＧ２と、拡散領域Ｂ３とで２個のトランジスタを構成する第２回路２とを備える。拡散領域Ａ１とＢ３、拡散領域Ａ２とＢ２、拡散領域Ａ３とＢ１とを接続、または拡散領域Ａ１とＡ３とＢ２、拡散領域Ａ２とＢ１とＢ３を接続して使用すると、製造過程で拡散層とゲートの位置関係がずれたとしても、負荷容量のアンバランスが生じることがない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその配線方法に関し、具体的には、メモリのビット線制御回路として好適な半導体装置及びその配線方法に関する。
【背景技術】
【０００２】
半導体メモリのうちスタティックＲＡＭは、高速動作が可能であるので、中央処理装置（ＣＰＵ）内部のレジスタあるいはキャッシュメモリとして広く使用されており、近年記憶容量の大容量化、読み出しの一層の高速化に対する要望がますます強くなっている。
【０００３】
スタティックＲＡＭのメモリセルには、１本のワード線とビット線対ＢＬ、ＢＬＢが接続され、ワード線が”１”のときに、ビット線対ＢＬ、ＢＬＢを介して、ビットデータの読み出し及び書き込みが行なわれる。高速化が要求されている読み出しは、通常メモリセルの値に応じてＢＬとＢＬＢ間に生じる微小電位差をセンスアンプにより増幅することにより行なわれる（特許文献１参照）。
【０００４】
このとき、ビット線対の微小電位差がメモリセルの値を正確に示すように、従来から次のような手段が採用されている。一つは、各ビット線を電源電位ＶＤＤに接続する二つのＰＭＯＳトランジスタ（プリチャージャ）を用いて、読み出し前に両ビット線の電位をＨｉｇｈにプリチャージすることであり、他の一つは、ビットライン間を接続する一つのＰＭＯＳトランジスタ（イコライザ）により、両ビット線を同電位にすることである。
【０００５】
しかしながら、記憶容量を大きくするために集積度を高くすると、負荷容量が大きくなり、ビット線対間に生じる電位差は小さく、その変化もゆるやかになる。したがって、ビット線対間の負荷容量に誤差があると、記憶内容の正確な読み出しができない。すなわち、微小電位差をメモリセルの値を反映したものとするためには、ＢＬとＢＬＢの負荷容量を限りなく等しく設計する必要がある。言い換えれば、ＢＬとＢＬＢの負荷容量を限りなく等しくしなければ、高い歩留まりを得ることはできない。
【０００６】
なお、スタティックＲＡＭの配線形成時のマスクずれによる負荷容量のアンバランスを防止するために、ビット線対を途中で入れ替わるようにすることが提案されている（特許文献２参照）。
【０００７】
【特許文献１】特開２００３−１０９３７９号公報
【特許文献２】特開昭０２−８９３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、負荷容量のアンバランスを軽減でき、さらには実装面積を削減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明による半導体装置は、隣接して設けられた第１及び第２のゲートと、該ゲートの長手方向に設けられた複数の回路を有し、前記複数の回路の各々は、前記第１及び第２のゲートと、前記第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを備え、前記複数の回路の拡散領域を選択して接続することを特徴とする。
【００１０】
前記複数の回路は少なくとも、第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、第１の回路の拡散領域と第２の回路の拡散領域を選択して接続することができる。
【００１１】
さらに、前記第１の拡散領域と第６の拡散領域とを接続し、前記第３の拡散領域と第４の拡散領域とを接続し、前記第２の拡散領域と第５の拡散領域とを接続するようにしてもよく、前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続するようにしてもよい。
【発明の効果】
【００１２】
本発明は、上記のように構成したので、ゲートと拡散層との配置がずれたとしても、負荷容量の変動がない。また、２個のトランジスタで拡散領域の一つを共通するので、実装面積をコンパクトにできる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を説明する前に、本発明の作用効果を明らかにするために、従来提案されている関連技術を説明し、関連技術との対比で本発明の概要を説明する。
【００１４】
図１（ａ）は、従来のビット線対に接続されたプリチャージ回路６０とイコライザ回路７０とを備えるビットライン制御回路を示す。プリチャージ回路６０は、一方のビット線ＢＬを電源電位ＶＤＤに接続可能なＰＭＯＳトランジスタ６１と、他方のビット線対ＢＬＢを電源電位ＶＤＤに接続可能なＰＭＯＳトランジスタ６２とからなる。イコライザ回路７０は、ソースとドレインが各ビット線に接続されたＰＭＯＳトランジスタ７１からなる。３個のトランジスタ６１，６２，７１は、プリチャージ信号ＰＣＨがゲートに入力すると導通し、ビット線対ＢＬ、ＢＬＢの電位を電源電位ＶＤＤとし、かつ強制的に同電位とする。
【００１５】
図１（ｂ）は、図１（ａ）のビットライン制御回路を構成する半導体集積回路上面の模式図を示す。図１（ｂ）の参照数字８１〜８５は、ＰＭＯＳトランジスタを形成するための拡散領域を示し、参照数字９１〜９３は、例えばポリシリコンからなるゲートを示す。電気的接続のための配線となる金属層は、図示を明瞭にするために、省略してある。ゲート９１、９２は、プリチャージ回路６０を構成するＰＭＯＳトランジスタ６１、６２のゲートとなっている。拡散領域８１は、ＰＭＯＳトランジスタ６１のドレインに対応し、ビットラインＢＬに接続される。拡散領域８２は、ＰＭＯＳトランジスタ６１のソースに対応し、電源電位ＶＤＤに接続される。また、拡散領域８３は、ＰＭＯＳトランジスタ６２のドレインであり、ビットラインＢＬＢに接続される。拡散領域８２は、ＰＭＯＳトランジスタ６１のソースでもあり、電源電位ＶＤＤに接続される。このように、拡散領域８１〜８３とゲート９１、９２で、プリチャージ回路が構成される。
【００１６】
また、拡散領域８４、ゲート９３、拡散領域８５は、ＰＭＯＳトランジスタ６３すなわちイコライザ７０を構成している。拡散領域８４は、ビットラインＢＬに接続され、拡散領域８５は、ビットラインＢＬＢに接続されている。
【００１７】
図１(ａ)（ｂ）に示す従来の回路では、図１（ｂ）から明らかなように、プリチャージトランジスタすなわちＰＭＯＳトランジスタ６１、６２が平行配置されているにもかかわらず、イコライズトランジスタすなわちＰＭＯＳトランジスタ７１が単独配置であるので、ＰＭＯＳトランジスタ７１の両側、すなわち拡散領域８４、８５の外側に空き領域が生じ、実装密度を高くすることができない。
【００１８】
図２(ａ)（ｂ）に、実装密度を上げるために提案された関連技術を示す。図１（ａ）（ｂ）と同一の箇所には同一の符号を付してある。図２(ａ)の回路は、図１（ａ）の回路のイコライザを構成するトランジスタ７１に代えて、二つのＰＭＯＳトランジスタ７２、７３を用いて平行配置となるように構成したものである。図２（ｂ）に、図２（ａ）のイコライザを半導体集積回路として実現したものを示す。図２（ｂ）では、図１(ｂ)の拡散領域８４、８５に隣接する空き領域を利用するために、イコライザをコンパクトに構成できる。
【００１９】
すなわち、図２（ｂ）のイコライザ回路７０は、トランジスタ７２を構成する、ビット線ＢＬに接続してソースとして機能する拡散領域８７と、ゲート９５と、ビット線ＢＬＢに接続してドレインとして機能する拡散領域８６を有し、さらにトランジスタ７３を構成する、ビット線ＢＬＢに接続してソースとして機能する拡散領域８８と、ゲート９６と、ビット線ＢＬに接続してドレインとして機能する拡散領域８７とを有する。このように、ビット線ＢＬに接続する拡散領域８７を、トランジスタ７２と７３とで共有することにより、実装面積を減少させている。しかしながら、イコライザ回路７０としてみると、拡散領域ＢＬとＢＬＢの面積が異なることになり、ビットラインＢＬとＢＬＢの負荷容量がアンバランスになる欠点を有している。
【００２０】
さらに、これらの回路は、次のような共通する問題点がある。一般に、半導体製造では、各種マスクを用いてパターン形成を繰り返すが、拡散層形成のためのパターンとゲート形成のパターンとがずれると、拡散層とゲートの位置ずれが起こる。このずれは、ロット間の性能のばらつきとなる。図３に、図１（ｂ）の回路を製造するときのパターンのずれを示す。図から明らかなように、プリチャージ回路では、拡散領域８１と８３で幅が異なり、イコライザ回路では、拡散領域８４と８５で幅が異なっている。これでは、プリチャージトランジスタ、イコライズトランジスタともに、ビット線対ＢＬ、ＢＬＢに接続する拡散領域が変動して、ビットラインの負荷容量がアンバランスとなる。図２（ｂ）のプリチャージ回路も同様で、拡散層とゲートとの位置ずれがあると、ビット線間に負荷容量のアンバランスが生じる。
【００２１】
本発明によれば、ビット線対の負荷容量のアンバランスが生じることがなく、さらに実装面積を小さくできる半導体装置を提供することができる。
【００２２】
図４(ａ)は、本発明による半導体装置を模式的に示す図である。本発明による半導体装置は、ゲートＧ１、Ｇ２及び拡散領域Ａ１〜Ａ３、拡散領域Ｂ１〜Ｂ３を備える。拡散領域Ａ１と、ゲートＧ１と、拡散領域Ａ２と、ゲートＧ２と、拡散領域Ａ３とで２個のトランジスタからなる第１回路１が構成され、拡散領域Ｂ１と、ゲートＧ１と、拡散領域Ｂ２と、ゲートＧ２と、拡散領域Ｂ３とで２個のトランジスタからなる第２回路２が構成される。本発明によると、第１回路１の拡散領域Ａ１〜Ａ３と第２回路２の拡散領域Ｂ１〜Ｂ３とを選択して接続する。例えば、拡散領域Ａ１とＢ３、拡散領域Ａ３とＢ１とを接続、または拡散領域Ａ１とＡ３とＢ２、拡散領域Ａ２とＢ１とＢ３を接続して使用する。このようにすれば、図４（ｂ）から分かるように、製造過程で拡散層とゲートの位置関係がずれたとしても、拡散領域の面積は、
（Ａ１）＋（Ｂ３）＝（Ａ３）＋（Ｂ１）＝一定
（Ａ１）＋（Ａ３）＋（Ｂ２）＝（Ａ２）＋（Ｂ１）＋（Ｂ３）＝一定
となり、負荷容量が変化せず、負荷容量のアンバランスが生じることがない。また、各回路の２個のトランジスタは、一つの拡散領域を共有するので、実装面積を比較的小さくできる。
【００２３】
以下、図５〜７を参照して、本発明の実施の形態を説明する。図５は、ＳＲＡＭの多数のメモリセル４０に接続された本実施形態のビット線制御回路１０を示す。ＳＲＡＭは、マトリクス状に配置された多数のメモリセルからなる。メモリセルは、６つのトランジスタからなり、中央の４つのトランジスタがインバータをクロス接続した形態で、１ビットの値を記憶し、ワード線ＷＬが”１”のときにビット線対ＢＬ、ＢＬＢを介して書き込み／読み出しが可能となる。読み出しは、センスアンプ（図示せず）を用いてビット線ＢＬとＢＬＢ間の微小電位差を増幅して読み出す。
【００２４】
ビット線制御回路１０は、プリチャージ回路２０とイコライザ回路３０を備え、読み出しを開始するに当たって、プリチャージ信号ＰＣＨを各トランジスタのゲートに印加することにより、プリチャージ回路２０においてはビット線対ＢＬとＢＬＢを電源電位ＶＤＤに充電し、さらにイコライザ回路３０においてはビット線対ＢＬ、ＢＬＢの電位を強制的に等しくする。
【００２５】
本実施形態では、プリチャージ回路２０、イコライザ３０ともに平行配置された回路を、ビット線方向に並ぶように分割して構成する。図２(ａ)と比較すると分かるように、プリチャージ回路２０、イコライザ３０ともに二分割され、ビット線方向にトランジスタが二重に配置される。
【００２６】
プリチャージ回路２０は、平行配置されたＰＭＯＳトランジスタ２１と２２からなる回路と平行配置されたＰＭＯＳトランジスタ２３と２４からなる回路に分割されている。トランジスタ２１は、電源電位ＶＤＤをビット線ＢＬに接続可能で、トランジスタ２２は、電源電位ＶＤＤをビット線ＢＬＢに接続可能である。また、トランジスタ２１のビット線ＢＬ方向下方に形成されたトランジスタ２３は、電源電位ＶＤＤをビット線ＢＬＢに接続可能で、トランジスタ２２のビット線ＢＬＢ方向下方に形成されたトランジスタ２４は、電源電位ＶＤＤをビット線ＢＬに接続可能である。
【００２７】
イコライザ回路３０は、平行配置されたＰＭＯＳトランジスタ３１と３２からなる回路と平行配置されたＰＭＯＳトランジスタ３３と３４からなる回路に分割される。トランジスタ３１は、ソースをビット線ＢＬに、ドレインをビット線ＢＬＢに接続する。これに対して、トランジスタ３２は、ソースをビット線ＢＬＢに接続し、ドレインにビット線ＢＬに接続する。さらに、トランジスタ３１のビット線ＢＬ下方に形成されたトランジスタ３３は、トランジスタ３１と逆に、ソースをビット線ＢＬＢに、ドレインをビット線ＢＬに接続し、トランジスタ３２のビット線ＢＬＢ方向下方に形成されたトランジスタ３４は、トランジスタ３２と逆に、ソースをビット線ＢＬに、ドレインをビット線ＢＬＢに接続する。このように接続されたトランジスタ３１〜３４のゲートに信号を与えて導通させると、ビット線対ＢＬ，ＢＬＢが強制的に導電位となる。
【００２８】
図６に、図５の回路を半導体集積回路として実現する回路配置の模式的な上面図を示す。斜線部はゲートを示し、ブロックは拡散領域を示す。接続のための配線層は、図の理解を容易にするために省略している。
【００２９】
図５のビット線ＢＬに沿って並んだトランジスタ２１、２３、３１、３３のゲートは、図５のゲート１１に対応し、図５のトランジスタ２２、２４、３２、３４のゲートは、図６のゲート１２に対応する。図５に示すように、各ゲートは共通に接続されており、図６では、ゲート１１とゲート１２とは、接続部１３で接続されている。プリチャージ回路２０は、拡散領域４１〜４５とゲート１１，１２で構成され、イコライザ回路３０は、拡散領域５１〜５６と、ゲート１１，１２で構成される。
【００３０】
プリチャージ回路２０のトランジスタ２１は、ゲート１１の両側に、ビット線ＢＬに接続されるドレインである拡散領域４１と電源電位ＶＤＤに接続されるソースである拡散領域４２を備えている。また、トランジスタ２２は、ゲート１２の両側にビット線ＢＬＢに接続されるドレインである拡散領域４３と電源電位ＶＤＤに接続されるソースである拡散領域４２を備えている。さらに、トランジスタ２３は、ゲート１１の両側に、ビット線ＢＬＢに接続されるドレインである拡散領域４４と電源電位ＶＤＤに接続されるソースである拡散領域４５を備えている。トランジスタ２４は、ゲート１２の両側に、ビット線ＢＬに接続されるドレインである拡散領域４６と電源電位ＶＤＤに接続されるソースである拡散領域４５を備えている。
【００３１】
ビット線方向に分割されたトランジスタ２１、２３とを比較すると、いずれもソースは電源電位に接続されるが、ドレインについては、トランジスタ２１がビット線ＢＬに、トランジスタ２３がビット線ＢＬＢに接続されている。同様に、ビット線方向に分割されたトランジスタ２２、２４についても同様、いずれもソースは電源電位に接続されるが、ドレインは、それぞれビット線ＢＬＢとＢＬに接続されている。
【００３２】
イコライザ回路のトランジスタ３１は、ゲート１１の両側に、ビット線ＢＬに接続されるソースである拡散領域５２とビット線ＢＬＢに接続されるドレインである拡散領域５１を備えている。また、トランジスタ３２は、ゲート１２の両側に、ビット線ＢＬＢに接続されるソースである拡散領域５２とビット線ＢＬに接続されるドレインである拡散領域５２を備えている。さらに、トランジスタ３３は、ゲート１１の両側に、ビット線ＢＬＢに接続されるソースである拡散領域５５とビット線ＢＬに接続されるドレインである拡散領域５４を備えている。また、トランジスタ３４は、ゲート１２の両側に、ビット線ＢＬに接続されるソースである拡散領域５６とビット線ＢＬＢに接続されるドレインである拡散領域５５を備えている。
【００３３】
このように、トランジスタが平行配置されたプリチャージ回路とイコライザ回路を分割して、ビット線対ＢＬとＢＬＢに接続される拡散領域を図５にように選択すると、ゲートの左右の拡散領域について、図の左では、上からビット線ＢＬに接続される拡散領域４１、ビット線ＢＬＢに接続される拡散領域４４、ビット線ＢＬＢに接続される拡散領域５１、ビット線ＢＬに接続される拡散領域５４が並び、図の右では、ビット線ＢＬＢに接続される拡散領域４３、ビット線ＢＬに接続される拡散領域４６、ビット線ＢＬＢに接続される拡散領域５３、ビット線ＢＬに接続される拡散領域５６が並ぶ。
【００３４】
図７は、図６の構成のビット線制御回路を半導体プロセスで製造する場合に、拡散領域とゲートとでずれが生じた場合を示す。図では、左の拡散領域の幅Ｌｆは右の拡散領域の幅Ｌｒより短くなっている。
【００３５】
しかしながら、ビット線ＢＬとＢＬＢの負荷容量を考えると、プリチャージ回路では、ビット線ＢＬに接続されるのが、拡散領域４１と拡散領域４６であり、ビット線ＢＬＢに接続されるのが、拡散領域４３と拡散領域４４とであり、ちょうど左右に分割して配置され、その面積は、
（拡散領域４１）＋（拡散領域４６）＝（拡散領域４３）＋（拡散領域４４）＝一定
となり、拡散層とゲートとのずれがあっても、負荷容量の変化は起こらない。
【００３６】
また、イコライザ回路では、ビット線ＢＬに接続されるのが、拡散領域５２、５４、５６であり、ビット線ＢＬＢに接続されるのが、拡散領域５１、５３、５５であり、その面積は、
（拡散領域５２）＋（拡散領域５４）＋（拡散領域５６）
＝（拡散領域５１）＋（拡散領域５３）＋（拡散領域５５）＝一定
となり、拡散層とゲートとのずれがあっても、負荷容量の変化は起こらない。
【００３７】
以上に述べた本発明の実施の態様は、次のとおりである。
（付記１）
隣接して設けられた第１及び第２のゲートと、
該ゲートの長手方向に設けられた複数の回路を有し、
前記複数の回路の各々は、前記第１及び第２のゲートと、前記第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを備え、前記複数の回路の拡散領域を選択して相互に接続することを特徴とする半導体装置。
（付記２）
前記複数の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
第１の回路の拡散領域と第２の回路の拡散領域を選択して接続することを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする付記２に記載の半導体装置。
（付記４）
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と第６の拡散領域とを、一方のビット線ＢＬに接続し、
前記第３の拡散領域と第４の拡散領域とを、他方のビット線ＢＬＢに接続し、
前記第２の拡散領域と第５の拡散領域とを、電源に接続することを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続することを特徴とする付記２に記載の半導体装置。
（付記６）
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを、一方のビット線ＢＬに接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを、他方のビット線ＢＬＢに接続することを特徴とする付記５に記載の半導体装置。
（付記７）
さらに、第７の拡散領域と前記第１のゲートと第８の拡散領域と前記第２のゲートと第９の拡散領域とをこの順に備える第３の回路と、
第１０の拡散領域と前記第１のゲートと第１１の拡散領域と前記第２のゲートと第１２の拡散領域とをこの順に備える第４の回路とを備え、
前記第７の拡散領域と、第９の拡散領域と、第１１の拡散領域とを、一方のビット線ＢＬに接続し、
前記第８の拡散領域と、第１０の拡散領域と、第１２の拡散領域とを、他方のビット線ＢＬＢに接続することを特徴とする付記４に記載の半導体装置。
（付記８）
第１及び第２のゲートと、該第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを有する複数の回路を備えた半導体装置の配線方法であって、
該複数の回路の拡散領域を選択して接続して、負荷容量をバランスさせることを特徴とする半導体装置の配線方法。
（付記９）
前記複数組の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする付記８に記載の半導体装置の配線方法。
（付記１０）
前記複数組の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続することを特徴とする付記８に記載の半導体装置の配線方法。
【図面の簡単な説明】
【００３８】
【図１】(ａ)は、従来のビット線制御回路を示す図であり。（ｂ）は、(ａ）の回路を半導体に実装した半導体装置を模式的に示す図である。
【図２】(ａ)は、従来の他のビット線制御回路を示す図であり。（ｂ）は、(ａ）の回路を半導体に実装した半導体装置を模式的に示す図である。
【図３】図１（ｂ）のゲートと拡散層とのずれを模式的に示す図である。
【図４】本発明を概念的に示す図である。
【図５】本発明の実施形態であるビット線制御装置を示す図である。
【図６】図５のビット線制御装置を実装した半導体回路を模式的に示す図である。
【図７】図６の半導体回路のゲート拡散層とのずれを示す図である。
【符号の説明】
【００３９】
１ 第１の回路
２ 第２の回路
Ａ１〜Ａ３ 拡散領域
Ｂ１〜Ｂ３ 拡散領域
Ｇ１、Ｇ２ ゲート
１０ ビット線制御回路
２０ プリチャージ回路
２１〜２４ ＰＭＯＳトランジスタ
３０ イコライザ回路
３１〜３４ ＰＭＯＳトランジスタ
１１、１２ ゲート
４１〜４６ 拡散領域
５１〜５６ 拡散領域
【技術分野】
【０００１】
本発明は、半導体装置及びその配線方法に関し、具体的には、メモリのビット線制御回路として好適な半導体装置及びその配線方法に関する。
【背景技術】
【０００２】
半導体メモリのうちスタティックＲＡＭは、高速動作が可能であるので、中央処理装置（ＣＰＵ）内部のレジスタあるいはキャッシュメモリとして広く使用されており、近年記憶容量の大容量化、読み出しの一層の高速化に対する要望がますます強くなっている。
【０００３】
スタティックＲＡＭのメモリセルには、１本のワード線とビット線対ＢＬ、ＢＬＢが接続され、ワード線が”１”のときに、ビット線対ＢＬ、ＢＬＢを介して、ビットデータの読み出し及び書き込みが行なわれる。高速化が要求されている読み出しは、通常メモリセルの値に応じてＢＬとＢＬＢ間に生じる微小電位差をセンスアンプにより増幅することにより行なわれる（特許文献１参照）。
【０００４】
このとき、ビット線対の微小電位差がメモリセルの値を正確に示すように、従来から次のような手段が採用されている。一つは、各ビット線を電源電位ＶＤＤに接続する二つのＰＭＯＳトランジスタ（プリチャージャ）を用いて、読み出し前に両ビット線の電位をＨｉｇｈにプリチャージすることであり、他の一つは、ビットライン間を接続する一つのＰＭＯＳトランジスタ（イコライザ）により、両ビット線を同電位にすることである。
【０００５】
しかしながら、記憶容量を大きくするために集積度を高くすると、負荷容量が大きくなり、ビット線対間に生じる電位差は小さく、その変化もゆるやかになる。したがって、ビット線対間の負荷容量に誤差があると、記憶内容の正確な読み出しができない。すなわち、微小電位差をメモリセルの値を反映したものとするためには、ＢＬとＢＬＢの負荷容量を限りなく等しく設計する必要がある。言い換えれば、ＢＬとＢＬＢの負荷容量を限りなく等しくしなければ、高い歩留まりを得ることはできない。
【０００６】
なお、スタティックＲＡＭの配線形成時のマスクずれによる負荷容量のアンバランスを防止するために、ビット線対を途中で入れ替わるようにすることが提案されている（特許文献２参照）。
【０００７】
【特許文献１】特開２００３−１０９３７９号公報
【特許文献２】特開昭０２−８９３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、負荷容量のアンバランスを軽減でき、さらには実装面積を削減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明による半導体装置は、隣接して設けられた第１及び第２のゲートと、該ゲートの長手方向に設けられた複数の回路を有し、前記複数の回路の各々は、前記第１及び第２のゲートと、前記第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを備え、前記複数の回路の拡散領域を選択して接続することを特徴とする。
【００１０】
前記複数の回路は少なくとも、第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、第１の回路の拡散領域と第２の回路の拡散領域を選択して接続することができる。
【００１１】
さらに、前記第１の拡散領域と第６の拡散領域とを接続し、前記第３の拡散領域と第４の拡散領域とを接続し、前記第２の拡散領域と第５の拡散領域とを接続するようにしてもよく、前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続するようにしてもよい。
【発明の効果】
【００１２】
本発明は、上記のように構成したので、ゲートと拡散層との配置がずれたとしても、負荷容量の変動がない。また、２個のトランジスタで拡散領域の一つを共通するので、実装面積をコンパクトにできる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を説明する前に、本発明の作用効果を明らかにするために、従来提案されている関連技術を説明し、関連技術との対比で本発明の概要を説明する。
【００１４】
図１（ａ）は、従来のビット線対に接続されたプリチャージ回路６０とイコライザ回路７０とを備えるビットライン制御回路を示す。プリチャージ回路６０は、一方のビット線ＢＬを電源電位ＶＤＤに接続可能なＰＭＯＳトランジスタ６１と、他方のビット線対ＢＬＢを電源電位ＶＤＤに接続可能なＰＭＯＳトランジスタ６２とからなる。イコライザ回路７０は、ソースとドレインが各ビット線に接続されたＰＭＯＳトランジスタ７１からなる。３個のトランジスタ６１，６２，７１は、プリチャージ信号ＰＣＨがゲートに入力すると導通し、ビット線対ＢＬ、ＢＬＢの電位を電源電位ＶＤＤとし、かつ強制的に同電位とする。
【００１５】
図１（ｂ）は、図１（ａ）のビットライン制御回路を構成する半導体集積回路上面の模式図を示す。図１（ｂ）の参照数字８１〜８５は、ＰＭＯＳトランジスタを形成するための拡散領域を示し、参照数字９１〜９３は、例えばポリシリコンからなるゲートを示す。電気的接続のための配線となる金属層は、図示を明瞭にするために、省略してある。ゲート９１、９２は、プリチャージ回路６０を構成するＰＭＯＳトランジスタ６１、６２のゲートとなっている。拡散領域８１は、ＰＭＯＳトランジスタ６１のドレインに対応し、ビットラインＢＬに接続される。拡散領域８２は、ＰＭＯＳトランジスタ６１のソースに対応し、電源電位ＶＤＤに接続される。また、拡散領域８３は、ＰＭＯＳトランジスタ６２のドレインであり、ビットラインＢＬＢに接続される。拡散領域８２は、ＰＭＯＳトランジスタ６１のソースでもあり、電源電位ＶＤＤに接続される。このように、拡散領域８１〜８３とゲート９１、９２で、プリチャージ回路が構成される。
【００１６】
また、拡散領域８４、ゲート９３、拡散領域８５は、ＰＭＯＳトランジスタ６３すなわちイコライザ７０を構成している。拡散領域８４は、ビットラインＢＬに接続され、拡散領域８５は、ビットラインＢＬＢに接続されている。
【００１７】
図１(ａ)（ｂ）に示す従来の回路では、図１（ｂ）から明らかなように、プリチャージトランジスタすなわちＰＭＯＳトランジスタ６１、６２が平行配置されているにもかかわらず、イコライズトランジスタすなわちＰＭＯＳトランジスタ７１が単独配置であるので、ＰＭＯＳトランジスタ７１の両側、すなわち拡散領域８４、８５の外側に空き領域が生じ、実装密度を高くすることができない。
【００１８】
図２(ａ)（ｂ）に、実装密度を上げるために提案された関連技術を示す。図１（ａ）（ｂ）と同一の箇所には同一の符号を付してある。図２(ａ)の回路は、図１（ａ）の回路のイコライザを構成するトランジスタ７１に代えて、二つのＰＭＯＳトランジスタ７２、７３を用いて平行配置となるように構成したものである。図２（ｂ）に、図２（ａ）のイコライザを半導体集積回路として実現したものを示す。図２（ｂ）では、図１(ｂ)の拡散領域８４、８５に隣接する空き領域を利用するために、イコライザをコンパクトに構成できる。
【００１９】
すなわち、図２（ｂ）のイコライザ回路７０は、トランジスタ７２を構成する、ビット線ＢＬに接続してソースとして機能する拡散領域８７と、ゲート９５と、ビット線ＢＬＢに接続してドレインとして機能する拡散領域８６を有し、さらにトランジスタ７３を構成する、ビット線ＢＬＢに接続してソースとして機能する拡散領域８８と、ゲート９６と、ビット線ＢＬに接続してドレインとして機能する拡散領域８７とを有する。このように、ビット線ＢＬに接続する拡散領域８７を、トランジスタ７２と７３とで共有することにより、実装面積を減少させている。しかしながら、イコライザ回路７０としてみると、拡散領域ＢＬとＢＬＢの面積が異なることになり、ビットラインＢＬとＢＬＢの負荷容量がアンバランスになる欠点を有している。
【００２０】
さらに、これらの回路は、次のような共通する問題点がある。一般に、半導体製造では、各種マスクを用いてパターン形成を繰り返すが、拡散層形成のためのパターンとゲート形成のパターンとがずれると、拡散層とゲートの位置ずれが起こる。このずれは、ロット間の性能のばらつきとなる。図３に、図１（ｂ）の回路を製造するときのパターンのずれを示す。図から明らかなように、プリチャージ回路では、拡散領域８１と８３で幅が異なり、イコライザ回路では、拡散領域８４と８５で幅が異なっている。これでは、プリチャージトランジスタ、イコライズトランジスタともに、ビット線対ＢＬ、ＢＬＢに接続する拡散領域が変動して、ビットラインの負荷容量がアンバランスとなる。図２（ｂ）のプリチャージ回路も同様で、拡散層とゲートとの位置ずれがあると、ビット線間に負荷容量のアンバランスが生じる。
【００２１】
本発明によれば、ビット線対の負荷容量のアンバランスが生じることがなく、さらに実装面積を小さくできる半導体装置を提供することができる。
【００２２】
図４(ａ)は、本発明による半導体装置を模式的に示す図である。本発明による半導体装置は、ゲートＧ１、Ｇ２及び拡散領域Ａ１〜Ａ３、拡散領域Ｂ１〜Ｂ３を備える。拡散領域Ａ１と、ゲートＧ１と、拡散領域Ａ２と、ゲートＧ２と、拡散領域Ａ３とで２個のトランジスタからなる第１回路１が構成され、拡散領域Ｂ１と、ゲートＧ１と、拡散領域Ｂ２と、ゲートＧ２と、拡散領域Ｂ３とで２個のトランジスタからなる第２回路２が構成される。本発明によると、第１回路１の拡散領域Ａ１〜Ａ３と第２回路２の拡散領域Ｂ１〜Ｂ３とを選択して接続する。例えば、拡散領域Ａ１とＢ３、拡散領域Ａ３とＢ１とを接続、または拡散領域Ａ１とＡ３とＢ２、拡散領域Ａ２とＢ１とＢ３を接続して使用する。このようにすれば、図４（ｂ）から分かるように、製造過程で拡散層とゲートの位置関係がずれたとしても、拡散領域の面積は、
（Ａ１）＋（Ｂ３）＝（Ａ３）＋（Ｂ１）＝一定
（Ａ１）＋（Ａ３）＋（Ｂ２）＝（Ａ２）＋（Ｂ１）＋（Ｂ３）＝一定
となり、負荷容量が変化せず、負荷容量のアンバランスが生じることがない。また、各回路の２個のトランジスタは、一つの拡散領域を共有するので、実装面積を比較的小さくできる。
【００２３】
以下、図５〜７を参照して、本発明の実施の形態を説明する。図５は、ＳＲＡＭの多数のメモリセル４０に接続された本実施形態のビット線制御回路１０を示す。ＳＲＡＭは、マトリクス状に配置された多数のメモリセルからなる。メモリセルは、６つのトランジスタからなり、中央の４つのトランジスタがインバータをクロス接続した形態で、１ビットの値を記憶し、ワード線ＷＬが”１”のときにビット線対ＢＬ、ＢＬＢを介して書き込み／読み出しが可能となる。読み出しは、センスアンプ（図示せず）を用いてビット線ＢＬとＢＬＢ間の微小電位差を増幅して読み出す。
【００２４】
ビット線制御回路１０は、プリチャージ回路２０とイコライザ回路３０を備え、読み出しを開始するに当たって、プリチャージ信号ＰＣＨを各トランジスタのゲートに印加することにより、プリチャージ回路２０においてはビット線対ＢＬとＢＬＢを電源電位ＶＤＤに充電し、さらにイコライザ回路３０においてはビット線対ＢＬ、ＢＬＢの電位を強制的に等しくする。
【００２５】
本実施形態では、プリチャージ回路２０、イコライザ３０ともに平行配置された回路を、ビット線方向に並ぶように分割して構成する。図２(ａ)と比較すると分かるように、プリチャージ回路２０、イコライザ３０ともに二分割され、ビット線方向にトランジスタが二重に配置される。
【００２６】
プリチャージ回路２０は、平行配置されたＰＭＯＳトランジスタ２１と２２からなる回路と平行配置されたＰＭＯＳトランジスタ２３と２４からなる回路に分割されている。トランジスタ２１は、電源電位ＶＤＤをビット線ＢＬに接続可能で、トランジスタ２２は、電源電位ＶＤＤをビット線ＢＬＢに接続可能である。また、トランジスタ２１のビット線ＢＬ方向下方に形成されたトランジスタ２３は、電源電位ＶＤＤをビット線ＢＬＢに接続可能で、トランジスタ２２のビット線ＢＬＢ方向下方に形成されたトランジスタ２４は、電源電位ＶＤＤをビット線ＢＬに接続可能である。
【００２７】
イコライザ回路３０は、平行配置されたＰＭＯＳトランジスタ３１と３２からなる回路と平行配置されたＰＭＯＳトランジスタ３３と３４からなる回路に分割される。トランジスタ３１は、ソースをビット線ＢＬに、ドレインをビット線ＢＬＢに接続する。これに対して、トランジスタ３２は、ソースをビット線ＢＬＢに接続し、ドレインにビット線ＢＬに接続する。さらに、トランジスタ３１のビット線ＢＬ下方に形成されたトランジスタ３３は、トランジスタ３１と逆に、ソースをビット線ＢＬＢに、ドレインをビット線ＢＬに接続し、トランジスタ３２のビット線ＢＬＢ方向下方に形成されたトランジスタ３４は、トランジスタ３２と逆に、ソースをビット線ＢＬに、ドレインをビット線ＢＬＢに接続する。このように接続されたトランジスタ３１〜３４のゲートに信号を与えて導通させると、ビット線対ＢＬ，ＢＬＢが強制的に導電位となる。
【００２８】
図６に、図５の回路を半導体集積回路として実現する回路配置の模式的な上面図を示す。斜線部はゲートを示し、ブロックは拡散領域を示す。接続のための配線層は、図の理解を容易にするために省略している。
【００２９】
図５のビット線ＢＬに沿って並んだトランジスタ２１、２３、３１、３３のゲートは、図５のゲート１１に対応し、図５のトランジスタ２２、２４、３２、３４のゲートは、図６のゲート１２に対応する。図５に示すように、各ゲートは共通に接続されており、図６では、ゲート１１とゲート１２とは、接続部１３で接続されている。プリチャージ回路２０は、拡散領域４１〜４５とゲート１１，１２で構成され、イコライザ回路３０は、拡散領域５１〜５６と、ゲート１１，１２で構成される。
【００３０】
プリチャージ回路２０のトランジスタ２１は、ゲート１１の両側に、ビット線ＢＬに接続されるドレインである拡散領域４１と電源電位ＶＤＤに接続されるソースである拡散領域４２を備えている。また、トランジスタ２２は、ゲート１２の両側にビット線ＢＬＢに接続されるドレインである拡散領域４３と電源電位ＶＤＤに接続されるソースである拡散領域４２を備えている。さらに、トランジスタ２３は、ゲート１１の両側に、ビット線ＢＬＢに接続されるドレインである拡散領域４４と電源電位ＶＤＤに接続されるソースである拡散領域４５を備えている。トランジスタ２４は、ゲート１２の両側に、ビット線ＢＬに接続されるドレインである拡散領域４６と電源電位ＶＤＤに接続されるソースである拡散領域４５を備えている。
【００３１】
ビット線方向に分割されたトランジスタ２１、２３とを比較すると、いずれもソースは電源電位に接続されるが、ドレインについては、トランジスタ２１がビット線ＢＬに、トランジスタ２３がビット線ＢＬＢに接続されている。同様に、ビット線方向に分割されたトランジスタ２２、２４についても同様、いずれもソースは電源電位に接続されるが、ドレインは、それぞれビット線ＢＬＢとＢＬに接続されている。
【００３２】
イコライザ回路のトランジスタ３１は、ゲート１１の両側に、ビット線ＢＬに接続されるソースである拡散領域５２とビット線ＢＬＢに接続されるドレインである拡散領域５１を備えている。また、トランジスタ３２は、ゲート１２の両側に、ビット線ＢＬＢに接続されるソースである拡散領域５２とビット線ＢＬに接続されるドレインである拡散領域５２を備えている。さらに、トランジスタ３３は、ゲート１１の両側に、ビット線ＢＬＢに接続されるソースである拡散領域５５とビット線ＢＬに接続されるドレインである拡散領域５４を備えている。また、トランジスタ３４は、ゲート１２の両側に、ビット線ＢＬに接続されるソースである拡散領域５６とビット線ＢＬＢに接続されるドレインである拡散領域５５を備えている。
【００３３】
このように、トランジスタが平行配置されたプリチャージ回路とイコライザ回路を分割して、ビット線対ＢＬとＢＬＢに接続される拡散領域を図５にように選択すると、ゲートの左右の拡散領域について、図の左では、上からビット線ＢＬに接続される拡散領域４１、ビット線ＢＬＢに接続される拡散領域４４、ビット線ＢＬＢに接続される拡散領域５１、ビット線ＢＬに接続される拡散領域５４が並び、図の右では、ビット線ＢＬＢに接続される拡散領域４３、ビット線ＢＬに接続される拡散領域４６、ビット線ＢＬＢに接続される拡散領域５３、ビット線ＢＬに接続される拡散領域５６が並ぶ。
【００３４】
図７は、図６の構成のビット線制御回路を半導体プロセスで製造する場合に、拡散領域とゲートとでずれが生じた場合を示す。図では、左の拡散領域の幅Ｌｆは右の拡散領域の幅Ｌｒより短くなっている。
【００３５】
しかしながら、ビット線ＢＬとＢＬＢの負荷容量を考えると、プリチャージ回路では、ビット線ＢＬに接続されるのが、拡散領域４１と拡散領域４６であり、ビット線ＢＬＢに接続されるのが、拡散領域４３と拡散領域４４とであり、ちょうど左右に分割して配置され、その面積は、
（拡散領域４１）＋（拡散領域４６）＝（拡散領域４３）＋（拡散領域４４）＝一定
となり、拡散層とゲートとのずれがあっても、負荷容量の変化は起こらない。
【００３６】
また、イコライザ回路では、ビット線ＢＬに接続されるのが、拡散領域５２、５４、５６であり、ビット線ＢＬＢに接続されるのが、拡散領域５１、５３、５５であり、その面積は、
（拡散領域５２）＋（拡散領域５４）＋（拡散領域５６）
＝（拡散領域５１）＋（拡散領域５３）＋（拡散領域５５）＝一定
となり、拡散層とゲートとのずれがあっても、負荷容量の変化は起こらない。
【００３７】
以上に述べた本発明の実施の態様は、次のとおりである。
（付記１）
隣接して設けられた第１及び第２のゲートと、
該ゲートの長手方向に設けられた複数の回路を有し、
前記複数の回路の各々は、前記第１及び第２のゲートと、前記第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを備え、前記複数の回路の拡散領域を選択して相互に接続することを特徴とする半導体装置。
（付記２）
前記複数の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
第１の回路の拡散領域と第２の回路の拡散領域を選択して接続することを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする付記２に記載の半導体装置。
（付記４）
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と第６の拡散領域とを、一方のビット線ＢＬに接続し、
前記第３の拡散領域と第４の拡散領域とを、他方のビット線ＢＬＢに接続し、
前記第２の拡散領域と第５の拡散領域とを、電源に接続することを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続することを特徴とする付記２に記載の半導体装置。
（付記６）
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを、一方のビット線ＢＬに接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを、他方のビット線ＢＬＢに接続することを特徴とする付記５に記載の半導体装置。
（付記７）
さらに、第７の拡散領域と前記第１のゲートと第８の拡散領域と前記第２のゲートと第９の拡散領域とをこの順に備える第３の回路と、
第１０の拡散領域と前記第１のゲートと第１１の拡散領域と前記第２のゲートと第１２の拡散領域とをこの順に備える第４の回路とを備え、
前記第７の拡散領域と、第９の拡散領域と、第１１の拡散領域とを、一方のビット線ＢＬに接続し、
前記第８の拡散領域と、第１０の拡散領域と、第１２の拡散領域とを、他方のビット線ＢＬＢに接続することを特徴とする付記４に記載の半導体装置。
（付記８）
第１及び第２のゲートと、該第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを有する複数の回路を備えた半導体装置の配線方法であって、
該複数の回路の拡散領域を選択して接続して、負荷容量をバランスさせることを特徴とする半導体装置の配線方法。
（付記９）
前記複数組の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする付記８に記載の半導体装置の配線方法。
（付記１０）
前記複数組の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続することを特徴とする付記８に記載の半導体装置の配線方法。
【図面の簡単な説明】
【００３８】
【図１】(ａ)は、従来のビット線制御回路を示す図であり。（ｂ）は、(ａ）の回路を半導体に実装した半導体装置を模式的に示す図である。
【図２】(ａ)は、従来の他のビット線制御回路を示す図であり。（ｂ）は、(ａ）の回路を半導体に実装した半導体装置を模式的に示す図である。
【図３】図１（ｂ）のゲートと拡散層とのずれを模式的に示す図である。
【図４】本発明を概念的に示す図である。
【図５】本発明の実施形態であるビット線制御装置を示す図である。
【図６】図５のビット線制御装置を実装した半導体回路を模式的に示す図である。
【図７】図６の半導体回路のゲート拡散層とのずれを示す図である。
【符号の説明】
【００３９】
１ 第１の回路
２ 第２の回路
Ａ１〜Ａ３ 拡散領域
Ｂ１〜Ｂ３ 拡散領域
Ｇ１、Ｇ２ ゲート
１０ ビット線制御回路
２０ プリチャージ回路
２１〜２４ ＰＭＯＳトランジスタ
３０ イコライザ回路
３１〜３４ ＰＭＯＳトランジスタ
１１、１２ ゲート
４１〜４６ 拡散領域
５１〜５６ 拡散領域
【特許請求の範囲】
【請求項１】
隣接して設けられた第１及び第２のゲートと、
該ゲートの長手方向に設けられた複数の回路を有し、
前記複数の回路の各々は、前記第１及び第２のゲートと、前記第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを備え、前記複数の回路の拡散領域を選択して接続することを特徴とする半導体装置。
【請求項２】
前記複数の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
第１の回路の拡散領域と第２の回路の拡散領域を選択して接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と第６の拡散領域とを、一方のビット線ＢＬに接続し、
前記第３の拡散領域と第４の拡散領域とを、他方のビット線ＢＬＢに接続し、
前記第２の拡散領域と第５の拡散領域とを、電源に接続することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続することを特徴とする請求項２に記載の半導体装置。
【請求項６】
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを、一方のビット線ＢＬに接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを、他方のビット線ＢＬＢに接続することを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１及び第２のゲートと、該第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを有する複数の回路を備えた半導体装置の配線方法であって、
該複数の回路の拡散領域を選択して接続して、負荷容量をバランスさせることを特徴とする半導体装置の配線方法。
【請求項８】
前記複数組の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする請求項７に記載の半導体装置の配線方法。
【請求項１】
隣接して設けられた第１及び第２のゲートと、
該ゲートの長手方向に設けられた複数の回路を有し、
前記複数の回路の各々は、前記第１及び第２のゲートと、前記第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを備え、前記複数の回路の拡散領域を選択して接続することを特徴とする半導体装置。
【請求項２】
前記複数の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
第１の回路の拡散領域と第２の回路の拡散領域を選択して接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と第６の拡散領域とを、一方のビット線ＢＬに接続し、
前記第３の拡散領域と第４の拡散領域とを、他方のビット線ＢＬＢに接続し、
前記第２の拡散領域と第５の拡散領域とを、電源に接続することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを接続することを特徴とする請求項２に記載の半導体装置。
【請求項６】
さらに、メモリセルと
メモリセルに接続するビット線対ＢＬ、ＢＬＢを備え、
前記第１の拡散領域と、第３の拡散領域と、第５の拡散領域とを、一方のビット線ＢＬに接続し、
前記第２の拡散領域と、第４の拡散領域と、第６の拡散領域とを、他方のビット線ＢＬＢに接続することを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１及び第２のゲートと、該第１及び第２のゲートを横切る方向に形成された３つの拡散領域とを有する複数の回路を備えた半導体装置の配線方法であって、
該複数の回路の拡散領域を選択して接続して、負荷容量をバランスさせることを特徴とする半導体装置の配線方法。
【請求項８】
前記複数組の回路は少なくとも、
第１の拡散領域と前記第１のゲートと第２の拡散領域と前記第２のゲートと第３の拡散領域とをこの順に備えた第１の回路と、
第４の拡散領域と前記第１のゲートと第５の拡散領域と前記第２のゲートと第６の拡散領域とをこの順に備えた第２の回路とを有し、
前記第１の拡散領域と第６の拡散領域とを接続し、
前記第３の拡散領域と第４の拡散領域とを接続し、
前記第２の拡散領域と第５の拡散領域とを接続することを特徴とする請求項７に記載の半導体装置の配線方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−３４４６５０（Ｐ２００６−３４４６５０Ａ）
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願番号】特願２００５−１６６８６４（Ｐ２００５−１６６８６４）
【出願日】平成１７年６月７日（２００５．６．７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願日】平成１７年６月７日（２００５．６．７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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