【課題】電荷蓄積層に蓄積された電荷の抜けを抑制し、データの保存安定性に優れた半導体記憶装置を提供する。
【解決手段】シリコン基板１０の表層領域に形成され、シリコン基板１０上のゲート絶縁膜１４に対向するチャネル領域１６とソース領域１８との間及び／又はチャネル領域１６とドレイン領域２０との間に設けられた抵抗変化部２２、２４と、抵抗変化部２２、２４上に形成された電荷蓄積部４０、６０と、を有する半導体記憶装置１００であって、電荷蓄積部３４、５４は、第１酸化膜２６、４６、データが記憶される前に該データとは電気的に異なる電荷が注入されている電荷蓄積層３４、５４、及び第２酸化膜３０、５０が順次積層されてなり、第１酸化膜２６、４６中に少なくとも１層の電荷抜け防止層２８、４８が設けられている。 （もっと読む）

【課題】一様性の高い電荷蓄積層を備えた半導体メモリを実現する。
【解決手段】ｎ型シリコンからなる基板１に対して、Ａｌ_２Ｏ_３からなる第１の障壁層４、ＳｉをドープしたＡｌ過剰のＡｌ_２Ｏ_３からなる電荷蓄積層５、Ａｌ_２Ｏ_３からなる第２の障壁層６、ｎ型ポリシリコンからなるゲート電極７を順次積層して構成する。 （もっと読む）

【課題】不揮発性半導体メモリの動作の安定化を図ることができる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、メモリセル形成領域１０１内に設けられる２つの拡散層８Ａと、拡散層８Ａ間の半導体基板１表面に設けられるゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられる電荷蓄積層４Ａと、電荷蓄積層４Ａ上に設けられブロック絶縁膜６Ａと、ブロック絶縁膜６Ａ上に設けられるゲート電極７Ａとを有するメモリセルＭＣと、セレクトゲート形成領域１０２内に設けられる２つの拡散層８Ｂ，８Ｃと、拡散層８Ｂ，８Ｃ間の半導体基板１表面に設けられるゲート絶縁膜５Ａと、ゲート絶縁膜５Ａ上に直接接触して設けられるブロック絶縁膜６Ａと同一構成の中間絶縁膜６Ｂと、中間絶縁膜６Ｂ上に設けられるゲート電極７Ｂとを有するセレクトゲートトランジスタＳＴと、を備える。 （もっと読む）

【課題】コスト効率の高い製造プロセスと、これにより得られた電荷蓄積層と制御ゲートとの間の誘電体の絶縁特性が改良された不揮発性デバイスとを提供する。
【解決手段】不揮発性メモリデバイス２０の製造方法において、電荷が蓄積される層３の上部層の上に、ＤｙＳｃＯのシリコン酸化物消費材料の層を成長させる工程を含む。また、ポリシリコン間／ブロッキング誘電体４１，４２が、電荷が蓄積される層３の上部層の上に、ＤｙＳｃＯのシリコン酸化物消費材料の層を含み、シリコン酸化物消費材料が上部層の少なくとも一部を消費した不揮発性メモリデバイス。 （もっと読む）

【課題】熱的安定性に優れた不揮発性記憶素子を提供する。
【解決手段】不揮発性記憶素子は、半導体領域１１と、半導体領域１１内に互いに離間して設けられたソース領域１２及びドレイン領域１３と、ソース領域１２及びドレイン領域１３間の半導体領域１１上に設けられたトンネル絶縁膜１４と、トンネル絶縁膜１４上に設けられた電荷蓄積層１５と、電荷蓄積層１５上に設けられたブロック絶縁膜１６と、ブロック絶縁膜１６上に設けられた制御ゲート電極１７とを含む。電荷蓄積層１５は、Ｈｆ、Ａｌ、Ｚｒ、Ｔｉ、及び希土類金属のうち少なくとも１つを含む、全部又は一部が結晶化した酸化物、窒化物、或いは酸窒化物を含む。ブロック絶縁膜１６は、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートを含む。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】本発明は、制御電極からのリーク電流を抑制しつつ、制御電極と電荷蓄積層との間の所定のカップリング比を確保することができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成されたトレンチ内に設けられた素子分離絶縁領域と、前記半導体基板と前記素子分離絶縁領域に対向して設けられた制御電極と、前記半導体基板と前記制御電極との間に設けられた電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、前記電荷蓄積層と前記制御電極との間に設けられた第１のブロック層と、前記第１のブロック層に隣接し、前記素子分離絶縁領域と前記制御電極との間に設けられた第２のブロック層とを備え、前記第２のブロック層の比誘電率は、前記素子分離絶縁領域の比誘電率よりも大きいことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】リーク電流を減少させることのできる絶縁膜を提供することを可能にする。
【解決手段】金属と、水素と、窒素とを含む非晶質の酸化物誘電体膜を有し、前記酸化物誘電体膜内の前記窒素の含有量［Ｎ］および前記水素の含有量［Ｈ］は、
｛［Ｎ］−［Ｈ］｝／２≦１．０×１０^２１ｃｍ^−３
を満たす。 （もっと読む）

【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）

【課題】複雑な工程を経ることなく不揮発性半導体記憶素子を製造する。
【解決手段】不揮発性半導体記憶素子１０は、絶縁基板１１と、絶縁基板１１上に設けられ、ソース領域１３ｓ、チャネル領域１３ｃ、及びドレイン領域１３ｄが形成された半導体層１３と、半導体層１３を覆うように設けられたゲート絶縁膜１４と、ゲート絶縁膜１４内に、半導体層１３のチャネル領域１３ｃに対応するように埋設されたメモリ用金属粒子層１５と、ゲート絶縁膜１４上に、半導体層１３のチャネル領域１３ｃに対応するように設けられたゲート電極１６と、を備える。 （もっと読む）

【課題】 ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。
【解決手段】 本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。 （もっと読む）

【課題】短チャネル効果が抑制され高い電流駆動力を有する細線半導体素子を実現する。
【解決手段】半導体基板上に設けられた絶縁領域と、絶縁領域上に略平行に整列して設けられた第一導電型の複数の線状半導体層と、各線状半導体層に離間して設けられた第二導電型のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、各線状半導体層の上面と側面上に設けられた第一の絶縁膜と、第一の絶縁膜上に設けられ、複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、線状半導体層を線方向に流れる電流に垂直、且つ基板表面に平行に測ったチャネル領域の長さが、チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、複数の線状半導体層の間隔が、線状半導体層の上面とゲート電極との間隔の二倍以下であり、絶縁領域の表面の少なくとも一部に於ける誘電率が、酸化シリコンの誘電率よりも低い。 （もっと読む）

【課題】ＹＵＰＩＮ効果を抑えるようなセルの配置デザインを実現することができ、メモリセルの微細化及び高集積化をはかる。
【解決手段】ストライプ状の素子形成領域１１が並列配置され、各々の素子形成領域１１に電荷蓄積層１２と制御ゲート１３を有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、電荷蓄積層１２は、互いに異なる素子形成領域１１間で隣接するもの同士が、ストライプ方向にずらして配置されている。 （もっと読む）

【課題】信頼性が高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板２上に、それぞれ複数の絶縁膜３及び電極膜４を交互に積層して積層体５を形成する。次に、積層体５に積層方向に延びる貫通ホール７を形成する。次に、選択窒化処理を施し、貫通ホール７の内面のうち電極膜４に相当する領域に、窒化シリコンからなるチャージ層１２を選択的に形成する。次に、高圧酸化処理を行い、チャージ層１２と電極膜４との間に、酸化シリコンからなるブロック層１３を形成する。次に、貫通ホール７の内側面上に、酸化シリコンからなるトンネル層１１を形成する。これにより、チャージ層１２が電極膜４ごとに分断されたフラッシュメモリ１が製造される。 （もっと読む）

【課題】スケーラビリティが高く、ビットまたはバイト単位の書き換えが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶素子をマトリックスに配列し、Ｙ側にページバッファを設ける。１本のワード線に接続されたメモリセルのデータをページバッファに読み出したのち、これらのメモリセルのデータを消去する。そして、ページバッファに読み出したデータのうち１または複数のデータを書き換え、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す。これを高速に行うことにより、ビットまたはバイト単位の書き換えをエミュレートする。 （もっと読む）

【課題】不揮発性半導体記憶装置が備える不揮発性半導体記憶素子を標準的なＣＭＯＳプロセスで製造するトランジスタを用いて構成する。
【解決手段】標準的なＣＭＯＳプロセスによるトランジスタ二個を一組とし備える記憶部２００は、ソース・半導体基板間に発生するバンド間トンネル電流が流れる際に発生する正孔と電子を、半導体基板とゲート酸化膜の境界付近にある結晶欠陥にトラップさせる。結晶欠陥に正孔又は電子をトラップしたトランジスタは閾値が変化するので、記憶部２００が備えるＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２の閾値の変化によるドレイン電流の差をＳＲＡＭ部１００が備えるセンスアンプ回路で検出することにより記憶されたデータの読み出しを行う。 （もっと読む）

【課題】容易にかつ低コストで従来のようなゲッタリング効果を得られるゲッタリングサイトを形成する半導体装置を得ることを目的とする。
【解決手段】本発明の一実施形態における半導体装置の製造方法は、（a）半導体基板１を準備する工程と、（b）半導体基板１の表面側からイオン注入し、半導体基板１の表層部にアモルファス層２を形成する工程と、（c）半導体基板１に熱処理を行ってアモルファス層２を再結晶化した再結晶層３を形成し、半導体基板１と再結晶層３との界面近傍に微少結晶欠陥４を形成する工程と、（d）再結晶層３に半導体素子５を形成する工程と、を備える。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 （もっと読む）

【課題】メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板内の素子分離領域によって分離される素子領域と、前記素子領域上に設けられるゲート絶縁膜２Ａと、前記ゲート絶縁膜上に設けられる電荷蓄積層３Ａと、電荷蓄積層３Ａ上に設けられる多層絶縁体４Ａと、多層絶縁体４Ａ上に設けられるコントロールゲート電極５Ａとを具備し、ゲート絶縁膜２Ａは、第１トンネル膜２１と、第１トンネル膜２１よりも誘電率が高い第１高誘電率膜２２と、第１トンネル膜２１と同一構成の第２トンネル膜２２を含み、多層絶縁体４Ａは、第１絶縁膜４１と、第１絶縁膜４１よりも誘電率が高い第２高誘電率膜４２と、第１絶縁膜４１と同一構成の第２絶縁膜４２とを含んでいることを備える。 （もっと読む）