【課題】メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用するＮＡＮＤ型の不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１チャネル８ａと、第１チャネル８ａの両側に設けられたソース領域及びドレイン領域５ａと、を有する半導体基板１ａと、第１チャネル８ａの上に設けられた第１絶縁膜３ａと、第１絶縁膜３ａの上に設けられた電荷保持層４と、電荷保持層４の上に設けられた第２絶縁膜３ｂと、第２絶縁膜３ｂの上に設けられた第２チャネル８ｂと、第２チャネル８ｂの両側に設けられたソース領域及びドレイン領域と、を有する。 （もっと読む）

【課題】電荷を蓄積する半導体粒子の電荷トラップサイトを増大させることにより、大容量化または微細化が可能な不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法を提供する。
【解決手段】第１導電型の半導体基板と、半導体基板内に互いに離間して設けられた第２導電型のソース・ドレイン領域と、ソース・ドレイン領域間に形成されるチャネル領域と、チャネル領域上に形成される第１絶縁膜と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｙのグループから選ばれる少なくとも一種の元素を含有する半導体粒子と、半導体粒子上に形成される第２絶縁膜と、第２絶縁膜上に形成される制御ゲート電極と、を有することを特徴とする不揮発性半導体メモリおよび不揮発性半導体メモリの製造方法。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、シリコン基板上にそれぞれ複数の素子分離絶縁膜１４及び電極膜ＷＬが交互に積層して積層体を形成し、この積層体に積層方向に延びる貫通ホール１７を形成し、貫通ホール１７の内面上にブロック層２５、チャージ層２６、トンネル層２７をこの順に積層してメモリ膜２４を形成し、貫通ホール１７の内部にシリコンピラーＳＰを埋設する。このとき、貫通ホール１７の内面において、電極膜ＷＬを素子分離絶縁膜１４よりもシリコンピラーＳＰに向けて突出させ、素子分離絶縁膜１４の端面を、電極膜ＷＬに近づくにつれてシリコンピラーＳＰ側に変位するように湾曲させる。 （もっと読む）

【課題】 動作速度の向上および周辺回路面積の縮小化が達成可能である複数の不揮発性記憶装置を含む半導体装置を提供する。
【解決手段】 本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。 （もっと読む）

【課題】低温、かつ少ない工程で、ナノドットを作製する方法、並びにこのナノドットを有する浮遊ゲートトランジスタ及びその作製方法の提供。
【解決手段】同軸型真空アーク蒸着源１を用いて、金属材料又は半導体材料から、絶縁層３４中に埋め込まれる、電荷を保持するためのナノドット３３を作製する。基板３１上に酸化物膜３２を形成する工程と、ナノドット３３を酸化物膜３２上に作製する工程と、ナノドット上に絶縁層３４を形成することでナノドットを埋め込むようにする工程と、絶縁層３４上に電極膜３５を形成する工程とを有し、かくして浮遊ゲートトランジスタが作製される。 （もっと読む）

【課題】高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】電荷蓄積膜ＭＩ１に対して電荷を授受することで記憶動作を行う不揮発性メモリセルＮＶＭ１を有する半導体装置であって、不揮発性メモリセルＮＶＭ１は、シリコン基板１の主面ｓ１に形成されたｐウェルｐｗ１と、主面ｓ１上に電荷蓄積膜ＭＩ１を隔てて形成されたメモリゲート電極ＭＧ１とを有し、更に、シリコン基板１の主面ｓ１のうち、電荷蓄積膜ＭＩ１下に位置するメモリチャネル領域ｃｈ１ａにフッ素を含んでいる。 （もっと読む）

【課題】動作信頼性を向上させる半導体記憶装置を提供すること。
【解決手段】基板１０上にゲート膜を介在して形成された蓄積層と、前記蓄積層上に形成された第１絶縁膜１６と、前記第１絶縁膜１６上に形成された制御ゲート１７とを含むゲート電極と、ソース及びドレインとして機能する不純物拡散層１３とを備えた複数のメモリセルと、前記ゲート電極１７の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように、且つ前記第１絶縁膜と前記制御ゲートとの間に形成されたバリア膜１８、１９と、前記基板１０上に形成され、隣接する前記メモリセルの前記ゲート電極１７間を埋設する第２絶縁膜２１とを具備し、前記バリア膜は、前記メモリセルのアニール時に前記第１絶縁膜１６への前記第２絶縁膜２１及び前記制御ゲート１７を構成する原子が拡散することを防止する材料を用いて形成される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の記憶容量を増加させる。
【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、主面ｓ１上にＯＮＯ構造の第１電荷蓄積膜ＭＩ１を隔てて形成された第１メモリゲート電極ＭＧ１と、同主面ｓ１上にＯＮＯ構造の第２電荷蓄積膜ＭＩ２を隔てて形成された第２メモリゲート電極ＭＧ２とを有する。各電極は、第２電荷蓄積膜ＭＩ２を挟んで隣り合って配置されている。この不揮発性メモリセルＮＶＭ１は、それぞれ独立して１ビットの情報を記憶する機能を有する第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とを有することで、少なくとも２ビットの情報を記憶する。 （もっと読む）

【課題】リーク電流を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、素子領域２０と、素子領域２０上に形成されたトンネル絶縁膜３０と、トンネル絶縁膜３０上に形成された電荷蓄積絶縁膜４０と、電荷蓄積絶縁膜４０上に形成されたブロック絶縁膜６０と、ブロック絶縁膜６０上に形成された制御ゲート電極７０と、を備えた第１及び第２のメモリセルと、第１及び第２のメモリセルの素子領域２０、トンネル絶縁膜３０及び電荷蓄積絶縁膜４０の間に形成された素子分離領域２０と、を具備し、ブロック絶縁膜６０は、金属元素及び酸素を主成分として含有する第１の絶縁膜６１と、シリコン及び酸素を主成分として含有する第２の絶縁膜６２とで形成され、ブロック絶縁膜６０の少なくとも一部は、素子分離領域５０上に形成されていることを特徴とする。 （もっと読む）

【課題】特定のフラーレン誘導体を用いたメソフェーズを有する組成物、および、その新しい用途を提供する。
【解決手段】複数のフラーレン誘導体からなる組成物であり、上記複数のフラーレン誘導体のそれぞれは、フラーレン部位と、フラーレン部位の含窒素五員環に結合したアルキル置換基部位との結合からなり、メソフェーズを有することを特徴とする。 （もっと読む）

【課題】異なる階層に位置するメモリセル間の特性のばらつきを抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、半導体基板１１と、半導体基板１１上に設けられ、複数の絶縁層１４と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体と、積層体を貫通して形成された貫通ホールの内部に設けられ、絶縁層１４と導電層ＷＬ１〜ＷＬ４との積層方向に延びる半導体層ＳＰと、導電層ＷＬ１〜ＷＬ４と半導体層ＳＰとの間に設けられた電荷蓄積層２６と、を備え、半導体層ＳＰにおける下部は上部よりも細く、導電層ＷＬ１〜ＷＬ４における少なくとも最下層は最上層よりも薄い。 （もっと読む）

【課題】半導体基板上の凹部が逆テーパ形状やオーバーハング形状を有する場合においても、埋め込み性や膜質の劣化を抑制しつつ、埋め込み絶縁膜の応力を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にトレンチ５を形成し、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜６を半導体基板１上に成膜し、埋め込み絶縁膜６の成膜時よりも高い温度にて埋め込み絶縁膜６を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜７を埋め込み絶縁膜６上に成膜し、埋め込み絶縁膜７の成膜時よりも高い温度にて埋め込み絶縁膜７を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内を完全に埋め込む埋め込み絶縁膜を埋め込み絶縁膜７上に成膜し、埋め込み絶縁膜の成膜時よりも高い温度にて埋め込み絶縁膜を熱処理する。 （もっと読む）

【課題】高集積化のために最適化された駆動トランジスタ及び記憶セルを含むを含む半導体デバイスを提供する。
【解決手段】半導体デバイスは、３つの駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３と、これらに各々対応されるセルストリングＳ１、Ｓ２、Ｓ３を含む。各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。 （もっと読む）

【課題】メモリに書き込むための電圧、時間、及び電力を低減するための不揮発性メモリのプログラミング方法を提供する。
【解決手段】不揮発性メモリのプログラミング方法が提供される。その方法は、ソース又はドレインのキャリアを基板内へ注入すべくソース又はドレインに少なくとも電圧を印加する工程と、十分なエネルギーを有する基板内にあるキャリアが電荷記憶デバイスに到達すべく酸化層を通過することができるようにゲート又は基板に第３の電圧を印加する工程とを備える。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を囲いこむように覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。導電性遮蔽体はめっき法により電気的に接続するように形成する。また、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を作製することができる。 （もっと読む）

【課題】コントロールゲート電極にプロセス整合性の高いメタル材料を用いても、適切な閾値電圧を有するメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板に離間して設けられたソース領域およびドレイン領域４ａ、４ｂと、ソース領域とドレイン領域との間のチャネル領域６となる半導体基板上に設けられた第１絶縁膜１２と、第１絶縁膜上に設けられた電荷蓄積膜１３と、電荷蓄積膜上に設けられた第２絶縁膜１４と、第２絶縁膜上に設けられ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極１８と、を備えている。 （もっと読む）

本発明は、電流輸送チャネルを形成する少なくとも１つの半導体ナノワイヤ（３）と、前記ナノワイヤ（３）の少なくとも一部の周りに配置された１つ以上のシェル層（４）と、前記１つ以上のシェル層（４）に埋め込まれたナノサイズの電荷捕獲中心（１０）と、前記１つ以上のシェル層（４）の少なくとも一部のそれぞれの周りに配置された１つ以上のゲート電極（１４）とを備えるナノ構造メモリデバイスを提供する。好ましくは、前記１つ以上のシェル層（４）は、ワイドバンドギャップ材料又は絶縁体で構成される。前記電荷捕獲中心（１０）は、前記１つ以上のゲート電極を用いることによってチャージされてもよく／書き込まれてもよく、１つ以上の前記電荷捕獲中心（１０）に蓄積された電荷量の変化は、前記ナノワイヤ（３）の導電率を変更する。 （もっと読む）

【課題】ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。
【解決手段】複数のビット線拡散層と、複数のワード線と、一対のビット線拡散層、ゲート絶縁膜、及びゲート電極によって構成された複数のメモリ素子と、を含むメモリ領域を有する半導体記憶装置であって、各列における複数に分割された複数のビット線拡散層同士は、ビット線コンタクト拡散層を介して電気的に接続されており、ビット線コンタクト拡散層に隣り合って配置されたワード線に形成されたビット線コンタクト拡散層側の側壁絶縁膜の幅は、ビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い。 （もっと読む）