【課題】書込み特性及びデータ保持特性に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板１０１と、基板上に順に形成された、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜１１１と、浮遊ゲート１１２と、電荷ブロック膜として機能するゲート間絶縁膜１１３と、制御ゲート１１４とを含むメモリセルトランジスタ２０１とを備え、メモリセルトランジスタは更に、浮遊ゲートに上下を挟まれるよう形成され、電荷をトラップする機能を有する電荷トラップ層１２１を含み、浮遊ゲート１１２は、電荷トラップ層１２１の上面と、下面と、互いに対向する１組の側面とを覆っている。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。 （もっと読む）

【課題】不揮発性メモリを構成するメモリセルのサイズを縮小できる技術を提供する。
【解決手段】本発明では、ソース線Ｓ１がメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通となっている。これにより、メモリセルＭＣ１ＡやメモリセルＭＣ８Ａごとに電気的に独立したソース線を設ける必要がなく、メモリセルのサイズを縮小化することができる。具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。これにより、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。このソース線Ｓ１は、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂとも共通化されている。 （もっと読む）

【課題】パターン不良を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】被加工膜上に、ラインアンドスペース部と前記ラインアンドスペース部の外側に形成された第一のパターンとを有する第二のパターンを形成し、側壁パターンを前記第二のパターンの側壁に形成し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と反対側の側壁に形成された側壁パターンを除去し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と対向する側の側壁に形成された側壁パターンに基づき、回路パターンを形成する。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）

【課題】不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供する。また、不揮発性メモリの信頼性を確保することができる技術を提供する。
【解決手段】本発明のメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本発明では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１においては、シリコン基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体ＭＬが設けられており、積層体ＭＬ内には積層方向に延びる貫通ホール２１が形成されており、各電極膜は複数の制御ゲート電極ＣＧに分断されており、貫通ホール２１の内部にはシリコンピラー３１が埋設されている。また、装置１には、制御ゲート電極ＣＧに対して電位を供給する駆動回路４１が設けられている。そして、貫通ホール２１の径は積層方向における位置によって異なっており、駆動回路４１は、貫通している貫通ホール２１の径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。 （もっと読む）

【課題】垂直形不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板１００上に垂直に備わるフィラー形状の単結晶半導体チャンネルと、単結晶半導体チャンネルの側面に一定間隔を有しながら積層される第１〜第ｎ＋１階（ｎは２以上の自然数）層間絶縁膜（パターン）１２２ａ−１２２ｅと、層間絶縁膜（パターン）１２２ａ−１２２ｅ上に備わる電荷トラップ膜１７０と、電荷トラップ膜１７０上に備わるブロッキング絶縁膜１７５、ブロッキング絶縁膜１７５上に備わっている第１〜第ｎ層コントロールゲート電極パターン１８５ａ−１８５ｄを含む。また、最下位及び最上位層間絶縁膜上に電荷トラップレイヤーのないＧＳＬ及びＳＳＬゲートを含む。 （もっと読む）

【課題】動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供すること。
【解決手段】活性領域ＡＡ上に形成された第１絶縁膜１６と、前記第１絶縁膜１６上に複数配置された微小結晶体の電荷蓄積部１７と、前記電荷蓄積部１７を覆うように、前記第１絶縁膜１６上に形成された第２絶縁膜１８と、前記第２絶縁膜１８上に形成された制御ゲート１９とを具備し、前記第１絶縁膜１６のゲート幅方向の端部における前記電荷蓄積部１７の密度は、ゲート幅方向の中心部における密度よりも大きい。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】選択消去が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部と制御部とを備える不揮発性半導体記憶装置を提供する。メモリ部は、互いに電気的に分離された第１、第２第半導体層に形成された第１、第２メモリストリングＭＣＳ１、ＭＣＳ２と、第１、第２半導体層に接続された第１、第２配線Ｗ１１、Ｗ１２と、を有する。第１、第２メモリストリングは、複数のメモリセルを有する第１、第２メモリセル群と、第１、第２選択ゲートと、を有する。第１メモリセル群の選択セルトランジスタＣＬ１を選択的に消去する際に、制御部は、第１配線に高電圧Ｖｐｐを、選択セルトランジスタの制御ゲートに０Ｖを、選択セルトランジスタ以外の第１メモリストリングの非選択セルの制御ゲート、及び、第１選択ゲートに中間電圧Ｖｍを、第２配線に中間電圧以下の低電圧Ｖｃｃまたは０Ｖを印加する。 （もっと読む）

【課題】半導体素子及びその形成方法を提供する。
【解決手段】本発明の半導体素子の形成方法は、基板上に半導体構造物及び絶縁パターンを形成し、絶縁パターンの一面によって定義される側壁と半導体構造物の底によって定義される底を有するオープニングを形成し、オープニングを満たす第１金属膜を形成し、第１金属膜を湿式エッチングしてオープニングの側壁を少なくとも一部露出させ、第１金属膜上に第２金属膜を選択的に形成することを含む。 （もっと読む）

【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。
【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。 （もっと読む）

【課題】高密度、且つ工程マージンの確保された３次元メモリセルアレイを含む半導体メモリ素子を提供する。
【解決手段】平坦な基板と、基板に対して垂直に形成され且つ各々複数の貯蔵セルを含む複数のメモリストリングからなるメモリストリングアレイと水平方向に互いに重畳した複数のワードラインを含み、ワードラインは各々基板に平行で且つメモリストリングに接続された第１部分及び第１部分から延伸され基板に対して上方に傾斜する第２部分を含み、メモリストリングアレイは複数のワードラインの各々の第１部分の中間部分に配置され、ワードラインの各々に接続されて各々対応する貯蔵セルを形成し、複数のワードラインの第１、第２グループは各々、メモリストリングアレイの第１、第２の側方に配置された第１、第２導電ラインのグループの各々と電気的に接続される。 （もっと読む）

【課題】金属ナノ結晶からなる離散的フローティングゲートを、移流集積法により形成する半導体記憶素子の製造方法を提供する。
【解決手段】製造方法は、シリコン基板１と、シリコン基板１上に形成されたトンネル絶縁膜に対向するように配置された第２の基板２１との間に、金属ナノ粒子が分散された粒子分散液２２を充填する充填工程と、トンネル絶縁膜の表面に沿った方向に、第２の基板２１をシリコン基板１に対して相対的に移動させることにより、トンネル絶縁膜の表面における第２の基板２１から露出した領域に形成される粒子分散液２２のメニスカス領域２３において、粒子分散液２２の溶媒を蒸発させることにより、トンネル絶縁膜上に金属ナノ粒子を離散的に配置する。 （もっと読む）