【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。 （もっと読む）

【課題】連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイを提供する。
【解決手段】不揮発性メモリセルアレイの集積回路は、基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを有する。該誘電体スタック層は、ワード線とビット線とを介してアクセスされ不揮発性データを記憶する該誘電体スタック層の複数の箇所を含む平坦な領域に亘って連続している。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上できる技術を提供する。
【解決手段】給電領域に位置するＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面からの第２高さｄ２が、メモリセル形成領域の選択ゲート電極ＣＧの半導体基板１の主面からの第１高さｄ１よりも低くなるように、ＣＧシャント部の選択ゲート電極ＣＧを形成する。 （もっと読む）

【課題】 高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶素子、及び半導体記憶装置を提供する
【解決手段】 半導体層１９と、半導体層１９上に設けられたトンネル絶縁膜１８と、トンネル絶縁膜１８上に設けられ、膜厚が０．９ｎｍ以上２．８ｎｍ以下であり、立方晶ハフニア粒子１７を含む電荷蓄積膜１６と、電荷蓄積膜１６上に設けられたブロック絶縁膜１５と、ブロック絶縁膜１５上に設けられた制御電極１３とを備えることを特徴とする半導体記憶素子。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】不揮発性メモリのメモリセルは、ｐ型ウエルＰＷの上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、ｐ型ウエルＰＷの上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧとｐ型ウエルＰＷとの間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されかつ内部に電荷蓄積部を有する絶縁膜５とを有している。メモリゲート電極ＭＧは、ノンドープのシリコン膜６ａと不純物を導入したシリコン膜６ｂとの積層膜により形成されている。シリコン膜６ｂの不純物濃度を高くすることでメモリゲート電極ＭＧの抵抗を低くして不揮発性メモリの動作速度を向上させ、シリコン膜６ａの不純物濃度を低くすることで、不揮発性メモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】３次元的に配列される導電パターンの厚さを増加しその抵抗を減少できる３次元半導体装置を提供する。
【解決手段】この装置は基板上に順に積層された水平構造体と、水平構造体を垂直に横切る垂直構造体とを具備する。水平構造体の各々は基板に平行な導電ライン及び垂直構造体に隣接した導電ラインの一側壁を覆う第２パターンを含む。また垂直構造体の各々は半導体柱及び水平構造体に隣接した半導体柱の少なくとも一側壁を覆う第１パターンを含む。
基板上に順に積層された電極を含む電極構造体と、電極構造体を垂直に貫通する半導体パターンと、第１パターン及び第２パターンを具備して半導体パターンと電極構造体との間に介在するメモリー要素と、を含み、第１パターンは垂直に延長されて複数の電極を横切り、第２パターンは水平に延長されて複数の半導体パターンを横切る。 （もっと読む）

【課題】 高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶装置、及びその製造方法を提供する。
【解決手段】 半導体記憶装置１０は、半導体基板１１と、半導体基板１１内に離間して設けられたソース領域３及びドレイン領域２と、ソース領域３とドレイン領域２との間であって半導体基板１１上に設けられたトンネル絶縁膜１２と、トンネル絶縁膜１２上に設けられ、酸化物クラスターを含む電荷蓄積膜１３と、電荷蓄積膜１３上に設けられたブロック絶縁膜１４と、ブロック絶縁膜１４上に設けられたゲート電極１５とを備える。 （もっと読む）

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。 （もっと読む）

【課題】寄生容量を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に沿って交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、複数の電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた電荷蓄積膜４８と、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられた外側絶縁膜４３と、を有するメモリ部ＭＵと、メモリ部ＭＵと、第１方向に対して直交する第２方向に沿って併設され、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置と同じ位置に絶縁部５０と、を有する非メモリ部ＰＲ１０とを備えている。 （もっと読む）

【課題】向上された信頼性を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムが提供される。
【解決手段】不揮発性メモリ装置の消去方法が提供される。消去方法はメモリセルに各々連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、接地選択ラインに特定電圧を印加する段階の間にメモリストリングが形成される基板に消去電圧を印加する段階と、基板の電圧変化に応答して接地選択ラインをフローティングする段階とに構成される。 （もっと読む）

電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。
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【課題】Ａl-rich Ａl2Ｏ3の電荷蓄積層において、Ａlの組成の関数として電荷蓄積密度を解析し、電荷蓄積密度が最大となるような半導体メモリを提供する。
【解決手段】半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl₂Ｏ₃）とし、そのアルミニウムの組成を所定の範囲に設定し、電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】 従来のＭＯＮＯＳは、ＳｉＮに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり閾値電圧変化幅を大きく取れず、またＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術ではドーパント導入による電荷の高密度化は実現が困難である。
【解決手段】 窒化シリコン膜よりも十分に誘電率の高いＺｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、価数が２つ上（ＶＩ価）以上の高価数物質を適量添加する構成の電荷蓄積層を有する不揮発性半導体メモリである。 （もっと読む）

【課題】信頼性が改善される不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】不揮発性メモリ装置は基板及び基板と交互する方向に積層された複数のメモリセルを含む。不揮発性メモリ装置のプログラム方法は選択された少なくとも１つのビットラインに第１正電圧を印加する段階、非選択された少なくとも１つのビットラインに第２正電圧を印加する段階、選択されたストリング選択ラインに第３正電圧を印加する段階、非選択されたストリング選択ラインに第４正電圧を印加する段階、そしてワードライン等にプログラム動作電圧を印加する段階を含む。 （もっと読む）

【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。
【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。 （もっと読む）

【課題】集積度が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体と、この積層体内に埋設され、絶縁膜及び電極膜１４の積層方向に延びるシリコンピラー３１と、電極膜１４とシリコンピラー３１との間に設けられた電荷蓄積層２６と、を設ける。そして、電極膜１４を、それぞれが電荷蓄積層２６を挟んでシリコンピラー３１に対向する複数の制御ゲート電極ＣＧａ及びＣＧｂに分割する。 （もっと読む）

【課題】スプリットゲート型のＭＯＮＯＳメモリセルを有する半導体記憶装置において、ＳＳＩ方式による書込み時のディスターブ耐性を向上させる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減させる。
【解決手段】メモリゲート電極１２の側面において、電荷蓄積膜９と絶縁膜１１との間に絶縁膜１０を形成し、メモリゲート電極１２側面の絶縁膜１０および１１の合計の厚さを、メモリゲート電極１２下部の絶縁膜１１の厚さよりも厚く形成する。 （もっと読む）

【課題】電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体層ＳＭＬと、半導体層に対向して設けられた第１絶縁層Ｉ１と、半導体層と第１絶縁層との間に設けられた第２絶縁層Ｉ２と、第１絶縁層と第２絶縁層との間に設けられた機能層Ｉ３と、第１絶縁層の半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、を備えた不揮発性半導体記憶装置が提供される。機能層のうちの第１ゲート電極に対向する第１領域Ｒ１、及び、機能層のうちの第２ゲート電極に対向する第２領域Ｒ２の電荷蓄積能は、機能層のうちの第１領域と第２領域との間の第３領域Ｒ３とは異なる。 （もっと読む）