半導体メモリ
【課題】Ａl-rich Ａl2Ｏ3の電荷蓄積層において、Ａlの組成の関数として電荷蓄積密度を解析し、電荷蓄積密度が最大となるような半導体メモリを提供する。
【解決手段】半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl2Ｏ3）とし、そのアルミニウムの組成を所定の範囲に設定し、電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした。
【解決手段】半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl2Ｏ3）とし、そのアルミニウムの組成を所定の範囲に設定し、電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型半導体装置において、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた半導体メモリに関する。
【背景技術】
【０００２】
従来の電荷蓄積型メモリとして、窒化シリコン（Ｓi3Ｎ4 ）を電荷蓄積層として用いるＳＯＮＯＳ(Semiconductor-Oxide-Nitride-Oxide-Semiconductor) メモリがある。ＳＯＮＯＳメモリは、電荷蓄積の方法として、空間的に局在したトラップ準位を用いるためにトラップメモリとも呼ばれている。この電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの「１」、「０」を判定する構成である。通常のＳＯＮＯＳメモリの場合、最近接の局在準位の距離は５ｎｍ程度であることが知られている。この場合には、10年程度のデータ保持特性が得られている。
【０００３】
トラップメモリの電荷蓄積層としては、Ｓi3Ｎ4 の他に酸化アルミニウム（Ａl2Ｏ3 ）を用いる構造も、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある（非特許文献１）。
【０００４】
ここで、ＥＣＲスパッタを用いて作製したＡl2Ｏ3 メモリについて詳しく説明する（特許文献１、特許文献２、特許文献３、非特許文献２）。
【０００５】
ＥＣＲスパッタによりＡl2Ｏ3 層を堆積する場合、堆積時の酸素流量を４ｓｃｃｍから5.5 ｓｃｃｍの範囲に設定すると、局在準位の極めて少ない良質なＡl2Ｏ3 層を形成でき、さらに酸素流量を２ｓｃｃｍ程度に低下させるとＡl 過剰（Ａl-rich) のＡl2Ｏ3 層となり、これを電荷蓄積層としたメモリが実現できる。
【０００６】
図５は、従来のＡl2Ｏ3 メモリの構成例を示す。Ｓi 基板の上に、トンネル障壁層として 5.5ｓｃｃｍの酸素流量によりＡl2Ｏ3 を 4.5ｎｍ成長させ、次に酸素流量を減らして 2.5ｓｃｃｍの酸素流量によりＡl-rich Ａl2Ｏ3 の電荷蓄積層を 4.5ｎｍ成長させ、次にブロック障壁層として 5.5ｓｃｃｍの酸素流量によりＡl2Ｏ3 を15ｎｍ成長させた。ゲート電極は、Ａl を蒸着する事により形成している。ソース電極およびドレイン電極は省略している。図５(b) はバンド図を示す。
【０００７】
図６は、従来のＡl2Ｏ3 メモリのＣ−Ｖ特性を示す。図６(a) は図５の構造のＡl2Ｏ3 メモリのＣ−Ｖ特性を示す。この場合、電荷蓄積層には局在準位が数多く生成されて、Ｃ−Ｖ特性において電荷蓄積効果によるヒステリシスが生じている。±５Ｖの最大バイアス電圧時のＣ−Ｖ曲線のヒステリシス幅は、約 1.6Ｖである。参考のために、図６(b) に電荷蓄積層を通常のＡl2Ｏ3 膜としたときのＣ−Ｖ特性を示す。ヒステリシスが生じないことがわかる。
【０００８】
図７は、酸素流量 2.5ｓｃｃｍ、４ｓｃｃｍ、 5.5ｓｃｃｍで電荷蓄積層を形成した場合における印加電圧とヒステリシスウインドウ幅の関係を示す。ここで、 2.5ｓｃｃｍの□と○は異なるサンプルを示す。明らかに、酸素流量が小さい 2.5ｓｃｃｍのメモリの方が小さい印加電圧で、大きなヒステリシスウインドウ幅が得られることが分かる。
【０００９】
図８は、従来のＡl2Ｏ3 メモリのデータ保持特性を示す。図６(a) において、ゲート電圧を０Ｖとした時に、容量の大きい状態をＡ、容量の小さい状態をＢとする。図８は状態Ａと状態Ｂの時間変化を示している。状態Ａおよび状態Ｂの容量値は、２時間経過後も殆ど値が変化しない。この結果から、10年（３×108 秒) 後にも十分大きなマージンがとれることが予想される。
【００１０】
このように、障壁層に欠陥の少ない高品質Ａl2Ｏ3 膜を用いたため、良好な電荷保持特性が得られた。また、電荷蓄積層として酸素流量を減らし、Ａl-rich Ａl2Ｏ3 を用いることにより局在準位の数が増え、メモリとして極めて良好な動作をすることが明らかとなった。
【００１１】
以上は、ＥＣＲスパッタ法を用いた作製方法による構成であるが、本構造はＥＣＲスパッタ法で堆積した膜に限定されない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１８３６６２号公報
【特許文献２】特開２００５−２２８７６０号公報
【特許文献３】特開２００６−３２４３５１号公報
【非特許文献】
【００１３】
【非特許文献１】T. Sugizaki et al., Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer, 2003 Symposium on VLSI Thechnology Digest of Technical Papers, page 27.
【非特許文献２】Shunji Nakata, Kunio Saito and Masaru Shimada,“Non-volatile Al2O3 memory using nanoscale Al-rich Al2O3 thin film as a charge storage layer,”Jpn. J. Appl. Phys. Vol.45, no.4B, pp.3176-3178 (2006).
【非特許文献３】Shunji Nakata, Shingo Nagai, Minoru Kumeda, Takeshi Kawae,Akiharu Morimoto, and Tatsuo Shimizu, “Etching rate, optical transmittance and charge trapping characteristics of Al-rich Al2O3 thin film fabricated by RF magnetron co-sputtering,”Journal of Vacuum Science and Technology B, vol.26, no.4, pp.1373-1378 (2008).
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、現在の最先端のメモリセルのサイズは45ｎｍ角であるが、今後、メモリセルのサイズを一層微細化してメモリが大容量化され、トラップメモリにおいては、10ｎｍ角程度のメモリセルも実現されると考えられる。この時、10ｎｍ角のメモリセルにおいて、少なくとも何個の局在準位を電荷蓄積層に配置すればよいかという問題は、特許文献３で解決されている。本文献では、局在準位の統計ゆらぎを考慮して、メモリセルのサイズを10×ｋｎｍ（ｋ≦２）角以下とした場合に、１から９原子層程度の電荷蓄積層に平均値が、
ｎ−５√ｎ−10εrｋ2／ｄ2 ＝０
（εr は絶縁物の比誘電率、ｄ2 はブロック障壁層の厚さ）
で求められる正のｎの値程度以上の局在準位を持つメモリであればよいことを明らかにした。しかし、Ａl-rich Ａl2Ｏ3 の電荷蓄積層において、Ａl の組成をどこまで大きくしてよいか否かに関しては不明であった。
【００１５】
本発明は、Ａl-rich Ａl2Ｏ3 の電荷蓄積層において、Ａl の組成の関数として電荷蓄積密度を解析し、電荷蓄積密度が最大となるような半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl2Ｏ3 ）とし、そのアルミニウムの組成を所定の範囲に設定し、電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした。
【００１７】
また、本発明の半導体メモリにおいて、電荷蓄積層のアルミニウムの組成を42〜70％とした構成である。
【発明の効果】
【００１８】
本発明により、Ａl-rich Ａl2Ｏ3 の電荷蓄積層のＡl の組成に応じて電荷蓄積密度が最大値（極大値）を有する特性に着目し、電荷蓄積層のＡl の組成を所定の範囲に設定することにより、電荷蓄積密度を最大値（極大値）を含む所定値以上にすることができる。これにより、ヒステリシスウインドウの大きいメモリ、すなわち電荷保持特性の良好なメモリを作製することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体メモリの実施例構成を示す図である。
【図２】Ａl の組成49.1％とした試料のＣ−Ｖ特性の実験結果を示す図である。
【図３】印加電圧を±５Ｖとしたときの電荷蓄積密度ＮのＡl 組成依存性を示す図である。
【図４】Ａl の組成49.1％とした試料の電荷保持特性を示す図である。
【図５】従来のＡl2Ｏ3 メモリの構成例を示す図である。
【図６】従来のＡl2Ｏ3 メモリのＣ−Ｖ特性を示す図である。
【図７】印加電圧とヒステリシスウインドウ幅の関係を示す図である。
【図８】従来のＡl2Ｏ3 メモリのデータ保持特性を示す図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の半導体メモリの実施例構成を示す。
本実施例の半導体メモリの作製方法は次の通りである。まず、ＨＦ処理したＳi 基板上に熱酸化を用いて形成した２ｎｍ厚のＳiＯ2トンネル障壁層の上に、ｒｆマグネトロンスパッタリング法を用いて 4.7〜6.2 ｎｍ厚のＡl-rich Ａl2Ｏ3 電荷蓄積層を堆積し、さらに 6.2〜8.3 ｎｍ厚のＡl2Ｏ3 ブロック障壁層を堆積した。Ａl 電極は真空蒸着法で堆積した。
【００２１】
電荷蓄積層の堆積は、Ａl2Ｏ3 ターゲットのエロージョン領域上にＡl チップを置いたco-sputterで行った（非特許文献３）。この作製方法によりＡl チップの量によって膜内のＡl の組成を変化させることが可能である。以下に示す実験では、このＡl の組成を40〜70％の範囲としている。ストイキオメトリックなＡl2Ｏ3 におけるＡl の組成は40％となる。Ａl-rich Ａl2Ｏ3 のＡl 組成をＥＰＭＡ(Electron Probe Micro Analysis) 、Ｃ−Ｖ特性・電荷保持特性をＬＣＲメータ、膜厚を分光エリプソメータで評価を行った。
【００２２】
図２は、Ａl の組成49.1％とした試料のＣ−Ｖ特性の実験結果を示す。
図２において、縦軸のΔＶはＣ−Ｖ特性におけるヒステリシスウインドウ、横軸のΔＣは０Ｖにおける容量値の差ＣH−ＣLである。印加電圧を±１，±２，±３，±４，±５Ｖと大きくすると、ΔＶとΔＣがそれに連動して増加して様子がわかる。
【００２３】
図３は、印加電圧を±５Ｖとしたときの電荷蓄積密度ＮのＡl 組成依存性を示す。
電荷蓄積密度Ｎの計算には、ポアソンの式より導出したＮ＝ε0εrΔＶ／(2ｄbｄｅ)を用いた。ここで、ε0 ＝真空誘電率、εr ＝8.0 、ｄb ＝ブロック障壁層膜厚＋電荷蓄積層膜厚／２（ｎｍ）、ｄ＝電荷蓄積層膜厚（ｎｍ）、ｅ＝ 1.6×10-19 Ｃとした。この式と図２のＣ−Ｖ特性のΔＶを用いて電荷蓄積密度Ｎを算出した。
【００２４】
図３において、電荷蓄積密度ＮはＡl 原子による局在準位の増大により、Ａl の組成が60％になるまで増加し、その後減少していることがわかる。ここで、一般にＡl の組成が大きくなるとＡl の析出が生じることが知られており、電荷蓄積密度Ｎの減少はこのＡl の析出に関連するものと考えられる。すなわち、Ａl-rich Ａl2Ｏ3 電荷蓄積層の電荷蓄積密度Ｎには、Ａl-rich Ａl2Ｏ3 電荷蓄積層のＡl の組成の大きさに応じて最大値（極大値）が存在することから、電荷蓄積密度Ｎがその最大値（極大値）を含む所定値以上になるようにＡl-rich Ａl2Ｏ3 電荷蓄積層のＡl の組成を設定する。例えば、Ａl の組成を42％〜70％の範囲に設定することにより電荷蓄積密度Ｎは所定値以上になり、特にＡl の組成を60％前後に設定することにより電荷蓄積密度Ｎは最大値（極大値）を示し、良好な電荷保持特性が得られることになる。
【００２５】
図４は、Ａl の組成49.1％とした試料の電荷保持特性を示す。電荷保持特性測定時の印加電圧は５Ｖまたは−５Ｖ、パルス幅は１sec とし、その後に印加電圧を０Ｖとして電荷保持特性を調べた。トンネル障壁層が２ｎｍと比較的薄いものの良好な電荷保持特性結果が得られた。
【技術分野】
【０００１】
本発明は、ＭＩＳ型半導体装置において、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた半導体メモリに関する。
【背景技術】
【０００２】
従来の電荷蓄積型メモリとして、窒化シリコン（Ｓi3Ｎ4 ）を電荷蓄積層として用いるＳＯＮＯＳ(Semiconductor-Oxide-Nitride-Oxide-Semiconductor) メモリがある。ＳＯＮＯＳメモリは、電荷蓄積の方法として、空間的に局在したトラップ準位を用いるためにトラップメモリとも呼ばれている。この電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの「１」、「０」を判定する構成である。通常のＳＯＮＯＳメモリの場合、最近接の局在準位の距離は５ｎｍ程度であることが知られている。この場合には、10年程度のデータ保持特性が得られている。
【０００３】
トラップメモリの電荷蓄積層としては、Ｓi3Ｎ4 の他に酸化アルミニウム（Ａl2Ｏ3 ）を用いる構造も、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある（非特許文献１）。
【０００４】
ここで、ＥＣＲスパッタを用いて作製したＡl2Ｏ3 メモリについて詳しく説明する（特許文献１、特許文献２、特許文献３、非特許文献２）。
【０００５】
ＥＣＲスパッタによりＡl2Ｏ3 層を堆積する場合、堆積時の酸素流量を４ｓｃｃｍから5.5 ｓｃｃｍの範囲に設定すると、局在準位の極めて少ない良質なＡl2Ｏ3 層を形成でき、さらに酸素流量を２ｓｃｃｍ程度に低下させるとＡl 過剰（Ａl-rich) のＡl2Ｏ3 層となり、これを電荷蓄積層としたメモリが実現できる。
【０００６】
図５は、従来のＡl2Ｏ3 メモリの構成例を示す。Ｓi 基板の上に、トンネル障壁層として 5.5ｓｃｃｍの酸素流量によりＡl2Ｏ3 を 4.5ｎｍ成長させ、次に酸素流量を減らして 2.5ｓｃｃｍの酸素流量によりＡl-rich Ａl2Ｏ3 の電荷蓄積層を 4.5ｎｍ成長させ、次にブロック障壁層として 5.5ｓｃｃｍの酸素流量によりＡl2Ｏ3 を15ｎｍ成長させた。ゲート電極は、Ａl を蒸着する事により形成している。ソース電極およびドレイン電極は省略している。図５(b) はバンド図を示す。
【０００７】
図６は、従来のＡl2Ｏ3 メモリのＣ−Ｖ特性を示す。図６(a) は図５の構造のＡl2Ｏ3 メモリのＣ−Ｖ特性を示す。この場合、電荷蓄積層には局在準位が数多く生成されて、Ｃ−Ｖ特性において電荷蓄積効果によるヒステリシスが生じている。±５Ｖの最大バイアス電圧時のＣ−Ｖ曲線のヒステリシス幅は、約 1.6Ｖである。参考のために、図６(b) に電荷蓄積層を通常のＡl2Ｏ3 膜としたときのＣ−Ｖ特性を示す。ヒステリシスが生じないことがわかる。
【０００８】
図７は、酸素流量 2.5ｓｃｃｍ、４ｓｃｃｍ、 5.5ｓｃｃｍで電荷蓄積層を形成した場合における印加電圧とヒステリシスウインドウ幅の関係を示す。ここで、 2.5ｓｃｃｍの□と○は異なるサンプルを示す。明らかに、酸素流量が小さい 2.5ｓｃｃｍのメモリの方が小さい印加電圧で、大きなヒステリシスウインドウ幅が得られることが分かる。
【０００９】
図８は、従来のＡl2Ｏ3 メモリのデータ保持特性を示す。図６(a) において、ゲート電圧を０Ｖとした時に、容量の大きい状態をＡ、容量の小さい状態をＢとする。図８は状態Ａと状態Ｂの時間変化を示している。状態Ａおよび状態Ｂの容量値は、２時間経過後も殆ど値が変化しない。この結果から、10年（３×108 秒) 後にも十分大きなマージンがとれることが予想される。
【００１０】
このように、障壁層に欠陥の少ない高品質Ａl2Ｏ3 膜を用いたため、良好な電荷保持特性が得られた。また、電荷蓄積層として酸素流量を減らし、Ａl-rich Ａl2Ｏ3 を用いることにより局在準位の数が増え、メモリとして極めて良好な動作をすることが明らかとなった。
【００１１】
以上は、ＥＣＲスパッタ法を用いた作製方法による構成であるが、本構造はＥＣＲスパッタ法で堆積した膜に限定されない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１８３６６２号公報
【特許文献２】特開２００５−２２８７６０号公報
【特許文献３】特開２００６−３２４３５１号公報
【非特許文献】
【００１３】
【非特許文献１】T. Sugizaki et al., Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer, 2003 Symposium on VLSI Thechnology Digest of Technical Papers, page 27.
【非特許文献２】Shunji Nakata, Kunio Saito and Masaru Shimada,“Non-volatile Al2O3 memory using nanoscale Al-rich Al2O3 thin film as a charge storage layer,”Jpn. J. Appl. Phys. Vol.45, no.4B, pp.3176-3178 (2006).
【非特許文献３】Shunji Nakata, Shingo Nagai, Minoru Kumeda, Takeshi Kawae,Akiharu Morimoto, and Tatsuo Shimizu, “Etching rate, optical transmittance and charge trapping characteristics of Al-rich Al2O3 thin film fabricated by RF magnetron co-sputtering,”Journal of Vacuum Science and Technology B, vol.26, no.4, pp.1373-1378 (2008).
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、現在の最先端のメモリセルのサイズは45ｎｍ角であるが、今後、メモリセルのサイズを一層微細化してメモリが大容量化され、トラップメモリにおいては、10ｎｍ角程度のメモリセルも実現されると考えられる。この時、10ｎｍ角のメモリセルにおいて、少なくとも何個の局在準位を電荷蓄積層に配置すればよいかという問題は、特許文献３で解決されている。本文献では、局在準位の統計ゆらぎを考慮して、メモリセルのサイズを10×ｋｎｍ（ｋ≦２）角以下とした場合に、１から９原子層程度の電荷蓄積層に平均値が、
ｎ−５√ｎ−10εrｋ2／ｄ2 ＝０
（εr は絶縁物の比誘電率、ｄ2 はブロック障壁層の厚さ）
で求められる正のｎの値程度以上の局在準位を持つメモリであればよいことを明らかにした。しかし、Ａl-rich Ａl2Ｏ3 の電荷蓄積層において、Ａl の組成をどこまで大きくしてよいか否かに関しては不明であった。
【００１５】
本発明は、Ａl-rich Ａl2Ｏ3 の電荷蓄積層において、Ａl の組成の関数として電荷蓄積密度を解析し、電荷蓄積密度が最大となるような半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl2Ｏ3 ）とし、そのアルミニウムの組成を所定の範囲に設定し、電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした。
【００１７】
また、本発明の半導体メモリにおいて、電荷蓄積層のアルミニウムの組成を42〜70％とした構成である。
【発明の効果】
【００１８】
本発明により、Ａl-rich Ａl2Ｏ3 の電荷蓄積層のＡl の組成に応じて電荷蓄積密度が最大値（極大値）を有する特性に着目し、電荷蓄積層のＡl の組成を所定の範囲に設定することにより、電荷蓄積密度を最大値（極大値）を含む所定値以上にすることができる。これにより、ヒステリシスウインドウの大きいメモリ、すなわち電荷保持特性の良好なメモリを作製することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体メモリの実施例構成を示す図である。
【図２】Ａl の組成49.1％とした試料のＣ−Ｖ特性の実験結果を示す図である。
【図３】印加電圧を±５Ｖとしたときの電荷蓄積密度ＮのＡl 組成依存性を示す図である。
【図４】Ａl の組成49.1％とした試料の電荷保持特性を示す図である。
【図５】従来のＡl2Ｏ3 メモリの構成例を示す図である。
【図６】従来のＡl2Ｏ3 メモリのＣ−Ｖ特性を示す図である。
【図７】印加電圧とヒステリシスウインドウ幅の関係を示す図である。
【図８】従来のＡl2Ｏ3 メモリのデータ保持特性を示す図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の半導体メモリの実施例構成を示す。
本実施例の半導体メモリの作製方法は次の通りである。まず、ＨＦ処理したＳi 基板上に熱酸化を用いて形成した２ｎｍ厚のＳiＯ2トンネル障壁層の上に、ｒｆマグネトロンスパッタリング法を用いて 4.7〜6.2 ｎｍ厚のＡl-rich Ａl2Ｏ3 電荷蓄積層を堆積し、さらに 6.2〜8.3 ｎｍ厚のＡl2Ｏ3 ブロック障壁層を堆積した。Ａl 電極は真空蒸着法で堆積した。
【００２１】
電荷蓄積層の堆積は、Ａl2Ｏ3 ターゲットのエロージョン領域上にＡl チップを置いたco-sputterで行った（非特許文献３）。この作製方法によりＡl チップの量によって膜内のＡl の組成を変化させることが可能である。以下に示す実験では、このＡl の組成を40〜70％の範囲としている。ストイキオメトリックなＡl2Ｏ3 におけるＡl の組成は40％となる。Ａl-rich Ａl2Ｏ3 のＡl 組成をＥＰＭＡ(Electron Probe Micro Analysis) 、Ｃ−Ｖ特性・電荷保持特性をＬＣＲメータ、膜厚を分光エリプソメータで評価を行った。
【００２２】
図２は、Ａl の組成49.1％とした試料のＣ−Ｖ特性の実験結果を示す。
図２において、縦軸のΔＶはＣ−Ｖ特性におけるヒステリシスウインドウ、横軸のΔＣは０Ｖにおける容量値の差ＣH−ＣLである。印加電圧を±１，±２，±３，±４，±５Ｖと大きくすると、ΔＶとΔＣがそれに連動して増加して様子がわかる。
【００２３】
図３は、印加電圧を±５Ｖとしたときの電荷蓄積密度ＮのＡl 組成依存性を示す。
電荷蓄積密度Ｎの計算には、ポアソンの式より導出したＮ＝ε0εrΔＶ／(2ｄbｄｅ)を用いた。ここで、ε0 ＝真空誘電率、εr ＝8.0 、ｄb ＝ブロック障壁層膜厚＋電荷蓄積層膜厚／２（ｎｍ）、ｄ＝電荷蓄積層膜厚（ｎｍ）、ｅ＝ 1.6×10-19 Ｃとした。この式と図２のＣ−Ｖ特性のΔＶを用いて電荷蓄積密度Ｎを算出した。
【００２４】
図３において、電荷蓄積密度ＮはＡl 原子による局在準位の増大により、Ａl の組成が60％になるまで増加し、その後減少していることがわかる。ここで、一般にＡl の組成が大きくなるとＡl の析出が生じることが知られており、電荷蓄積密度Ｎの減少はこのＡl の析出に関連するものと考えられる。すなわち、Ａl-rich Ａl2Ｏ3 電荷蓄積層の電荷蓄積密度Ｎには、Ａl-rich Ａl2Ｏ3 電荷蓄積層のＡl の組成の大きさに応じて最大値（極大値）が存在することから、電荷蓄積密度Ｎがその最大値（極大値）を含む所定値以上になるようにＡl-rich Ａl2Ｏ3 電荷蓄積層のＡl の組成を設定する。例えば、Ａl の組成を42％〜70％の範囲に設定することにより電荷蓄積密度Ｎは所定値以上になり、特にＡl の組成を60％前後に設定することにより電荷蓄積密度Ｎは最大値（極大値）を示し、良好な電荷保持特性が得られることになる。
【００２５】
図４は、Ａl の組成49.1％とした試料の電荷保持特性を示す。電荷保持特性測定時の印加電圧は５Ｖまたは−５Ｖ、パルス幅は１sec とし、その後に印加電圧を０Ｖとして電荷保持特性を調べた。トンネル障壁層が２ｎｍと比較的薄いものの良好な電荷保持特性結果が得られた。
【特許請求の範囲】
【請求項１】
半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、前記電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、
前記電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl2Ｏ3 ）とし、そのアルミニウムの組成を所定の範囲に設定し、前記電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした
ことを特徴とする半導体メモリ。
【請求項２】
請求項１に記載の半導体メモリにおいて、
前記電荷蓄積層のアルミニウムの組成を42〜70％とした構成である
ことを特徴とする半導体メモリ。
【請求項１】
半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、前記電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、
前記電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl2Ｏ3 ）とし、そのアルミニウムの組成を所定の範囲に設定し、前記電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした
ことを特徴とする半導体メモリ。
【請求項２】
請求項１に記載の半導体メモリにおいて、
前記電荷蓄積層のアルミニウムの組成を42〜70％とした構成である
ことを特徴とする半導体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１７６１６８（Ｐ２０１１−１７６１６８Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３９７３８（Ｐ２０１０−３９７３８）
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２５日（２０１０．２．２５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【Ｆターム（参考）】
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