連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ
【課題】連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイを提供する。
【解決手段】不揮発性メモリセルアレイの集積回路は、基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを有する。該誘電体スタック層は、ワード線とビット線とを介してアクセスされ不揮発性データを記憶する該誘電体スタック層の複数の箇所を含む平坦な領域に亘って連続している。
【解決手段】不揮発性メモリセルアレイの集積回路は、基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを有する。該誘電体スタック層は、ワード線とビット線とを介してアクセスされ不揮発性データを記憶する該誘電体スタック層の複数の箇所を含む平坦な領域に亘って連続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷トラップ不揮発性メモリ等の不揮発性メモリ、特に、ＢＥ‐ＳＯＮＯＳ不揮発性メモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ列を有する不揮発性メモリ集積回路を製造するための通常のプロセスは、ＮＡＮＤ列の隣接するメモリセル間の誘電体スタック材料をエッチング除去する。誘電体スタック材料をエッチング除去するので、次の、隣接するメモリセル間の基板への接合イオン注入は容易である。
【０００３】
一般的な理解は、誘電体スタックのＳｉＮトラップ層において電荷が横方向に移動するであろうということである。このような横方向移動は、ＳｉＮトラップ層に蓄えられた電荷によって表わされるデータの信頼性を劣化させる。従って、ＮＡＮＤ列間及びＮＡＮＤ列の隣接するメモリセル間の誘電体スタックをエッチング除去することは、期待される製造プロセスステップである。このようなエッチングはＳｉＮトラップ層内の電荷の横方向移動を防止すると期待される。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の１つの態様は、不揮発性メモリセルアレイの集積回路を備える装置である。該集積回路は基板と、該不揮発性メモリセルアレイをアクセスする複数のワード線と、該不揮発性メモリセルアレイをアクセスする複数のビット線と、該基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを備える。
【０００５】
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶する。該誘電体スタック層はこれらの箇所を含む領域に亘って連続している。
【０００６】
該基板内の該イオン注入領域は該誘電体スタック層の下にある。該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている。別の実施形態では、該イオン注入領域は該ワード線間に配置されている。
【０００７】
幾つかの実施形態では、接合は１００ｎｍより浅い接合深さを有する。該接合深さにおいて該接合はバックグラウンド濃度（例えば、基板又はウェルの）に等しい濃度を有する。
【０００８】
この発明の技術は、不揮発性メモリの耐久性の大きな予期しなかった改善をもたらす。
【０００９】
幾つかの実施形態では、前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は０．３Ｖ以下である。
【００１０】
幾つかの実施形態では、前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは４Ｖ以上である。
【００１１】
不揮発性メモリの耐久性の予期しなかった改善は簡単な機構に基づいていない。耐久性劣化の最も重要な機構は界面準位生成を原因とする。界面準位生成はシリコン基板と誘電体スタックとの界面の損傷により発生し、ダングリングボンドを生成する。ダングリングボンドはしばしば水素移動効果に関係する。例えば、シリコン・水素結合は強い結合ではないので、水素が付いたダングリングボンドは比較的低い温度で結合が壊れ、水素は膜外へ拡散する。しかし、連続する誘電体スタックの場合、窒化物層が水素に対する封止層として働く。水素は膜内に留まり、水素が付いたダングリングボンドの数を保つのを助ける。
【００１２】
幾つかの実施形態では、前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する。
【００１３】
幾つかの実施形態では、前記アレイの前記不揮発性メモリセルは、複数のＮＡＮＤ列を形成するよう配列されている。
【００１４】
幾つかの実施形態では、前記誘電体スタック層はトンネル誘電体層と、電荷トラップ誘電体層と、阻止誘電体層とを含む。該トンネル誘電体層は１つのワード線と前記基板のチャネル表面とのうち「一方」に接する。該電荷トラップ誘電体層は該トンネル誘電体層と、該１つのワード線と該チャネル表面とのうち「他方」との間にある。該阻止誘電体層は該電荷トラップ誘電体層と、該１つのワード線と該チャネル表面とのうち該他方との間にある。
【００１５】
例えば、該トンネル誘電体層は１つのワード線に接し、該電荷トラップ誘電体層は該トンネル誘電体層と該チャネル表面との間にあり、該阻止誘電体層は該電荷トラップ誘電体層と該チャネル表面との間にある。又は該トンネル誘電体層は前記基板のチャネル表面に接し、該電荷トラップ誘電体層は該トンネル誘電体層とワード線との間にあり、該阻止誘電体層は該電荷トラップ誘電体層と該ワード線との間にある。
【００１６】
１つの実施形態では、該トラップ層は電荷を蓄えるために非常に「深い」トラップを有する信頼性の高いＳｉＮであり、電荷は横方向に移動しない。
【００１７】
別の実施形態では、該トンネル誘電体層は１５Å以下の厚みの第１酸化シリコン層と、３０Å以下の厚みの窒化シリコン層と、３５Å以下の厚みの第２酸化シリコン層とを含む。
【００１８】
本発明の別の態様は、メモリ集積回路を形成する方法であって、該メモリ集積回路の基板を準備することと、該基板上に該メモリ集積回路の誘電体スタック層を形成することと、該誘電体スタック層上に該メモリ集積回路の複数のワード線を形成することと、該誘電体スタック層を通してイオン注入して該メモリ集積回路の接合を該誘電体スタック層の連続する部分の下で該ワード線間に形成することとを含む。
該メモリ集積回路は不揮発性データを該誘電体スタック層の複数の箇所に記憶する不揮発性メモリセルのアレイを有し、該複数の箇所は複数のビット線を介してアクセスされる列と該複数のワード線を介してアクセスされる行とをなすように配列され、該誘電体スタック層の該連続する部分は、該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って広がっている。
【００１９】
様々な実施形態を本明細書において説明する。
１つの実施形態は２０ｋｅＶ以上の注入エネルギーを有する。
１つの実施形態は１０14ｃｍ-2未満の注入ドーズ量を有する。
【図面の簡単な説明】
【００２０】
【図１】ＮＡＮＤ列の隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【図２】ＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【図３】隣接するＮＡＮＤ列間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの複数のＮＡＮＤ列の、紙面を通過するビット線方向に見た断面を示す。
【図４】ＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の、紙面を通過するワード線方向に見た断面を示す。
【図５】不揮発性メモリの１つのＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を通過する浅い接合イオン注入を示す。
【図６】隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【図７】隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有する複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【図８】ＮＡＮＤ列間とＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料が存在する不揮発性メモリの隣接する２つのＮＡＮＤ列の簡略化した回路図であり、セルフブースト法に従う選択されたメモリセルのプログラム動作時を示す。
【図９】図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択されたメモリセルと、選択されたメモリセルに隣接するメモリセルの）閾値電圧シフト対ワード線パス電圧のグラフであり、結果としてセルフブーストＶpassディスターブウィンドウを示す。
【図１０】図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択された新しいメモリセルと、プログラムするために選択された１００，０００サイクル後のメモリセルと、選択されたメモリセルに隣接する新しいメモリセルと、選択されたメモリセルに隣接する新しいメモリセルの）閾値電圧対ワード線プログラム電圧のグラフである。
【図１１】改善されたＮＡＮＤアレイのＢＥ‐ＳＯＮＯＳセルの簡略化した図である。
【図１２】低電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【図１３】高電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【図１４】メモリセルの実施形態の消去動作時の図１１のＢＥ‐ＳＯＮＯＳセルの電界とトンネル電流とを例示する。
【図１５Ａ】単独二酸化シリコン層からなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１５Ｂ】単独酸化アルミニウム層からなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１５Ｃ】第１例の二酸化シリコン／酸化アルミニウム層スタックからなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１５Ｄ】第１例より酸化アルミニウム層が厚い第２例の二酸化シリコン／酸化アルミニウム層スタックからなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１６】本明細書において説明する改善されたＮＡＮＤ列を使用して実現されたメモリアレイを含む集積回路の簡略化したブロック図である。
【発明を実施するための形態】
【００２１】
図１はＮＡＮＤ列の隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【００２２】
エッチング除去された誘電体スタック材料（例えば、ＯＮＯ）は、残された誘電体スタック材料間へのより容易な接合イオン注入を提供する。例えば、低濃度ドープＮ＋注入を容易にする。
【００２３】
図２はＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【００２４】
エッチングは誘電体スタックを貫通していないが、接合イオン注入は誘電体スタックを通り、浅い接合を形成する。
【００２５】
図３は隣接するＮＡＮＤ列間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの複数のＮＡＮＤ列の、紙面を通過するビット線方向に見た断面を示す。
【００２６】
この断面はビット線方向に連続する電荷トラップ誘電体スタック材料を示す。この連続する電荷トラップ誘電体スタック材料は平坦である。図示のように、「平坦な」は完全に平らなではなく、半導体製造プロセス（例えば、エッチング、成長、蒸着）を説明するために概ね２次元であることを意味する。
【００２７】
図４はＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の、紙面を通過するワード線方向に見た断面を示す。
【００２８】
この断面はワード線方向に連続する電荷トラップ誘電体スタック材料を示す。
【００２９】
図５は不揮発性メモリの１つのＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を通過する浅い接合イオン注入を示す。
【００３０】
典型的な接合イオン注入条件を示す。接合イオン注入エネルギーは、誘電体スタック材料（例えば、ＯＮＯＮＯ）を貫通するのに十分高く（例えば、＞２０ｋｅＶ）なければならない。一方、より浅い接合が、短チャネル効果がより良好であるので好ましい。低濃度ドープ接合の場合、ドーズ量は１Ｅ１４ｃｍ-2未満である。
【００３１】
この例では、注入不純物はＡｓ、エネルギーは３０ｋｅＶ、ドーズ量は３Ｅ１３ｃｍ-2である。
【００３２】
このような非常に低濃度ドープの接合はＯＮＯ膜への損傷を回避する。この低濃度ドープ接合は高い読み出し電流を必要としないＮＡＮＤメモリにおいて理想的である。ＣＭＯＳロジックにおいては、この低濃度ドープ接合は理想的ではなく、より高い濃度でドープされる必要がある。
【００３３】
通常、浅い接合の深さはチャネル長さより小さい。例えば、３０ｎｍＮＡＮＤフラッシュ素子の場合、接合深さは３０ｎｍより浅い。一方、接合不純物も低濃度でドープされ、短チャネル効果を改善する。（ＮＡＮＤフラッシュの場合、十分なセルフブーストも必要である。）
【００３４】
図６は隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【００３５】
図７は隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有する複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【００３６】
図６と図７との比較は本発明の実施形態の有利な特徴を示す。図６において、隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去されたＮＡＮＤメモリセルの４つのサンプルの場合、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、消去状態の閾値電圧は約１Ｖから約２．７Ｖ〜３．７Ｖの範囲に上昇し、また、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、プログラム状態の閾値電圧は約５．１Ｖ〜５．４Ｖの範囲から約６．０Ｖ〜６．７Ｖの範囲に上昇する。図６において、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、閾値電圧はかなり、消去状態の場合、中央値２．２Ｖだけ、プログラム状態の場合、中央値１．１Ｖだけ上昇する。
【００３７】
一方、図７では、隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有するＮＡＮＤメモリセルの４つのサンプルの場合、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、消去状態の閾値電圧は約０．６Ｖ〜１．４Ｖの範囲から約０．８Ｖ〜１．６Ｖの範囲に変化し、また、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、プログラム状態の閾値電圧は約４．９Ｖ〜５．１Ｖの範囲から約４．８Ｖ〜５．２Ｖの範囲に上昇する。図７において、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えたにもかかわらず、プログラム状態と消去状態との閾値電圧は、基本的には一定である。
【００３８】
従って、図６と図７との比較は、隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有するＮＡＮＤメモリセルの技術は、プログラム・消去サイクル数が１サイクルから１００００サイクルに増える時、ずっとより一定の閾値電圧挙動を提供することを示す。
【００３９】
図８はＮＡＮＤ列間とＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料が存在する不揮発性メモリの隣接する２つのＮＡＮＤ列の簡略化した回路図であり、セルフブースト法に従う選択されたメモリセルのプログラム動作時を示す。
【００４０】
ＳＳＬ（ソースライン）トランジスタはオンされ、ＧＳＬトランジスタはオフされる。プログラムされるセルのためのビット線電圧は０Ｖに設定され、一方、プログラム禁止されたセルのためのビット線電圧はＶssに設定される。０Ｖビット線は関連する単位ＮＡＮＤストリングのチャネルをグランド電位にする。プログラム電圧が選択されたメモリセルのゲートに印加されると、ゲートとチャネルとの大きな電位差が、浮遊ゲートへの電子のＦ‐Ｎトンネリングを引き起こし、このセルをプログラムする。プログラム禁止されたセルでは、Ｖssビット線は最初は関連するチャネルをプリチャージする。単位ＮＡＮＤストリングのワード線の電位が上昇すると（選択されたワード線がプログラム電圧に、選択されていないワード線がパス電圧に上昇）、制御ゲート、浮遊ゲート、チャネル、及びバルクの一列の容量が結合され、チャネル電位が自動的にブーストされる。
【００４１】
図９は図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択されたメモリセルと、選択されたメモリセルに隣接するメモリセルの）閾値電圧シフト対ワード線パス電圧のグラフであり、結果としてセルフブーストＶpassディスターブウィンドウを示す。
【００４２】
セルフブーストＶpassディスターブウィンドウとは、プログラムするために選択されたメモリセルと、該選択されたメモリセルに隣接するメモリセルとの閾値電圧シフトの最も大きな差である。
【００４３】
メモリセルＡはプログラムするために選択されたメモリセルに対応する。メモリセルＢはメモリセルＡと同じワード線に接続されプログラム禁止ビット線電圧を受ける隣接するＮＡＮＤ列の別のメモリセルに対応する。メモリセルＣはメモリセルＡと同じＮＡＮＤ列の、パス電圧を受けるワード線に接続された別のメモリセルに対応する。メモリセルＤはメモリセルＡとＮＡＮＤ列もワード線も異なる別のメモリセルに対応する。
【００４４】
Ｖpassを上げるとＶＰＧＭディスターブは抑えられるが、Ｖpassディスターブは増加する。同様に、Ｖpassを下げるとＶＰＧＭディスターブは増加するが、Ｖpassディスターブは抑えられる。Ｖpass≒１０Ｖが最適な条件である。ディスターブのないメモリウィンドウは４Ｖを超える。
【００４５】
図１０は図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択された新しいメモリセルと、プログラムするために選択された１００，０００サイクル後のメモリセルと、選択されたメモリセルに隣接する新しいメモリセルと、選択されたメモリセルに隣接する新しいメモリセルの）閾値電圧対ワード線プログラム電圧のグラフである。
【００４６】
メモリセルＡ、Ｂ、Ｃ、及びＤの種別は図９と同じである。１００Ｋサイクル後のメモリセルはまだ、良好なセルフブースト・ディスターブウィンドウを示している。
【００４７】
上記のメモリセル素子はＳＯＮＯＳ型メモリセルとして実現された。或いは、上記の低ｋスペーサーは他のタイプの電荷トラップメモリセルアレイにおいて実施されてもよい。例えば、低ｋスペーサーはバンドギャップ操作ＳＯＮＯＳ（ＢＥ‐ＳＯＮＯＳ）素子において実施されてもよい。１つのそのような実施形態では、図２Ａのメモリセルのトンネル層２３０を２ｎｍ未満厚（例えば、約１．３ｎｍ）の二酸化シリコンの底誘電体層と、この底誘電体層上の２．５ｎｍ未満厚（例えば、約２ｎｍ）の窒化シリコンの中間誘電体層と、この中間誘電体層上の３．５ｎｍ未満厚（例えば、約２．５ｎｍ）の二酸化シリコンの上部誘電体層とからなるトンネル誘電体構造体で置き換える。他の厚みを使用してもよい。ＢＥ‐ＳＯＮＯＳ技術は、従来のＳＯＮＯＳ型メモリの消去速度、耐久性、及び電荷保持の各問題の多くを克服し、優れた性能を提供することが実証されている。
【００４８】
ＢＥ‐ＳＯＮＯＳ素子についての更なる情報は、２００８年０７月３０日付で出願した米国特許出願第１２／１８２３１８号に開示されている。この出願を本明細書に援用する。
【００４９】
図１１は改善されたＮＡＮＤアレイのＢＥ‐ＳＯＮＯＳセルの簡略化した図である。
【００５０】
多層阻止誘電体層とバンドギャップ操作誘電体トンネル層とを使用するＮＡＮＤアレイの電荷トラップメモリセルを示す。このメモリセルは、半導体内にチャネル１０と、チャネル１０に隣接するソース１１及びドレイン１２とを備える。ゲート１８は、多層阻止誘電体層と、電荷トラップ層と、トンネル層とを含み誘電体材料でできた電荷蓄積構造体として働く多層スタックの上を覆う。
【００５１】
本実施形態のゲート１８は、Ｐ+ポリシリコンからなる。Ｎ+ポリシリコンを使用してもよい。他の実施形態は、金属、金属化合物、又はこれらの組合せ、例えば、白金、窒化タンタル、ケイ化金属、アルミニウム、又は他の金属又は金属化合物ゲート材料（例えば、Ｔｉ、ＴｉＮ、Ｔａ、Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2、Ｗ、ＷＮ等）をゲート１８に使用する。幾つかの用途では、４ｅＶ、好ましくは４．５ｅＶを超える仕事関数を持つ材料を使用することが好ましい。ゲートとして使用するのに適した様々な高仕事関数材料は米国特許第６９１２１６３号に記載されている。このような材料は通常、スパッターと物理的蒸着技術を使用して蒸着され、反応性イオンエッチングを使用してパターン形成される。
【００５２】
図１１の実施形態では、誘電体トンネル層は、チャネル１０の表面１０ａ上の二酸化シリコンでできた正孔トンネル層と呼ばれる第１層１３を含む材料の複合体からなる。第１層１３は例えば現場蒸気生成ＩＳＳＧを使用し、必要に応じて蒸着後ＮＯアニールまたは蒸着時、雰囲気にＮＯを加えて窒化物形成を行うことで形成される。二酸化シリコンの第１層１３の厚みは２０Å未満、好ましくは１５Å以下である。代表的な実施形態では１０Åまたは１２Å厚である。
【００５３】
窒化シリコンの層１４（バンドオフセット層と呼ばれる）は、二酸化シリコンの第１層１３上に位置し、例えばジクロロシランＤＣＳとＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶＤを使用して形成される。別の実施形態では、バンドオフセット層はＮ2Ｏ前駆体を用いる同様のプロセスを使用して形成された酸窒化シリコンからなる。窒化シリコンの層１４の厚みは３０Å未満、好ましくは２５Å以下である。
【００５４】
二酸化シリコンの第２層１５（分離層と呼ばれる）は、窒化シリコンの層１４上に位置し、例えばＬＰＣＶＤ高温酸化物ＨＴＯ蒸着法を使用して形成される。二酸化シリコンの第２層１５の厚みは３５Å未満、好ましくは２５Å以下である。第１位置における価電子帯エネルギーレベルは、半導体との界面と第１位置の間の薄い領域を通過する正孔トンネル現象を引き起こすのに十分な電界は、第１位置の後の価電子帯エネルギーレベルを第１位置の後の操作トンネル誘電体内の正孔トンネル障壁を実際上無くすレベルに上げるのにも十分であるようなレベルである。この構造は、高速の電界アシスト正孔トンネル現象を可能にする一方、当該セルからデータを読み出す又は隣接するセルをプログラムする等の他の動作目的のために電界がないか、又は小さな電界が存在する時の該操作トンネル誘電体を通る電荷リークを効果的に防ぐ。
【００５５】
代表的な素子において、操作トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば１８Å以下）と、極薄窒化シリコン層Ｎ１（例えば３０Å以下）と、極薄酸化シリコン層Ｏ２（例えば３５Å以下）とを備え、その結果、半導体との界面から１５Å以下のオフセット点において価電子帯エネルギーレベルは約２．６ｅＶ増加する。第２オフセット点（界面から例えば約３０Å〜４５Å）において該Ｏ２層のより低い価電子帯エネルギーレベル（より高い正孔トンネル障壁）でかつより高い伝導帯エネルギーレベルの領域によってＮ１層を電荷トラップ層から分離する。正孔トンネル現象を引き起こすのに十分な電界は、該第２位置が界面からより離れた距離にあるので第２位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を実際上無くすレベルに上昇させる。従って、該Ｏ２層は、電界アシスト正孔トンネル現象をあまり妨げない、一方、低電界時にはリークを阻止する操作トンネル誘電体の能力を向上させる。
【００５６】
本明細書に記載したメモリセルの実施形態は、Ｎ+ポリシリコン等のポリシリコンまたはアルミニウム等の金属からなるゲートを備える。別の実施形態では、Ｎ+ポリシリコンの仕事関数より大きな仕事関数を持つ材料、例えばＰ+ポリシリコン、白金、窒化タンタル、又は仕事関数、伝導度、製造性のために選ばれた他の材料からなる。
【００５７】
図１２、図１３を参照しながら、誘電体トンネル層の構造をより詳細に下記に説明する。
【００５８】
本実施形態の電荷トラップ層１６は、例えばＬＰＣＶＤを使用して形成された５０Åを超える（本実施形態の例えば約７０Åを含む）厚みの窒化シリコンからなる。他の電荷トラップ材料と構造、例えば酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化シリコン、シリコンリッチな酸化シリコン、ナノ粒子が埋め込まれたトラップ層等を使用してもよい。様々な電荷トラップ材料が米国特許出願公開第２００６／０２６１４０１Ａ１号に記載されている。
【００５９】
本実施形態の阻止誘電体層はバッファ層１７Ａと高κキャップ層１７Ｂとのスタックである。高κとは誘電率が７を超えていることを表す。例えばＡｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の材料がそうである。
【００６０】
二酸化シリコンのバッファ層は、湿式炉酸化プロセスにより窒化物から湿式転化によって形成されてもよい。他の実施形態は、高温酸化物（ＨＴＯ）又はＬＰＣＶＤ‐ＳｉＯ2を使用して実現されてもよい。酸化アルミニウムキャップ誘電体層は原子蒸着とその後に膜を強化するために約９００℃で６０秒間急速熱アニールすることにより形成されてもよい。
【００６１】
これらのプロセスを使用して欠陥がほとんどない酸化シリコンの層を形成することができ、これと酸化アルミニウム等の高κ、高伝導帯オフセット材料でできたキャップ層とが組合されて優れた保持特性と非常に低い消去飽和電圧とを持った阻止誘電体層を提供する。従って、ＥＯＴを下げ、動作電圧を下げることができる。
【００６２】
代表的な実施形態では、第１層１３は１３Åの二酸化シリコンであり、バンドオフセット層１４は２０Åの窒化シリコンであり、分離層１５は２５Åの二酸化シリコンであり、電荷トラップ層１６は７０Åの窒化シリコンであり、阻止誘電体層１７Ａ、１７Ｂは５Åと９０Åの間の酸化シリコンと５Åと９０Åの間の酸化アルミニウムのキャップ層とであってもよい。ゲート材料はＰ+ポリシリコン（仕事関数は約５．１ｅＶ）であってもよい。保持特性を改善するために、該酸化シリコンの層は３０Åを超える厚みを持つのが好ましい。
【００６３】
また、酸化シリコン（κ1＝３．９）と酸化アルミニウム（κ2＝約８）の組合せの場合、阻止誘電体層のトップ層１７Ｂの厚みとボトム層１７Ａの厚みの比は２未満にできることが分かった。一般に、トップ層１７Ｂの厚みは、ボトム層１７Ａの厚みの両誘電率の比（８／３．９）倍より小さくできる。従って、上記阻止誘電体層は、電荷トラップ誘電体層に接する誘電率κ1の第１層１７Ａと、チャネル表面とゲートのうち１つに接するκ1より高い誘電率κ2の第２層１７Ｂとを含む。第２層１７Ｂは第１層１７Ａの厚みのκ2／κ1倍より小さい厚みを持つ。トップキャップ層が酸化アルミニウムである場合、誘電率は約８であり、障壁高さ又は伝導帯オフセットは３ｅＶより大きく、消去飽和のＶFB＜−２Ｖが得られる。Ａｌ2Ｏ3の障壁高さはＳｉＯ2とほぼ同じであり、酸化アルミニウムの電子障壁高さ又は伝導帯オフセットは、ゲートがＮ+ポリシリコンの場合、約３．１ｅＶである。
【００６４】
本明細書で説明するメモリセルの例では、２０Ｖ未満の電圧で合理的な動作速度（プログラムと消去）を得るために、ゲートとチャネルの間の多層誘電体スタック（例えば、高κＯ‐Ｎ‐Ｏ‐Ｎ‐Ｏと高κＯ‐Ｎ‐Ｏ）の全実効酸化膜厚ＥＯＴは、１６０Å未満であるべきである。バンドギャップ操作（ＢＥ）ＯＮＯトンネル障壁又は単独層ＳｉＯ2トンネル酸化膜のＥＯＴは、通常約４０〜５５Å、好ましくは４５〜５０Åの範囲である。窒化物電荷トラップ層のＥＯＴは、通常約２５〜４０Å、好ましくは３０〜３５Åの範囲である。従って、本明細書で説明するメモリセルの場合、多層阻止誘電体層（例えば、ＳｉＯ2バッファ層とＡｌ2Ｏ3）のＥＯＴは９５Å未満、好ましくは７５〜８５Åの範囲である。
【００６５】
図１２は、低電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【００６６】
図１１の層１３〜１５のスタックを含む誘電体トンネル構造の伝導帯と価電子帯の低電界時のエネルギーレベル図を示し、Ｕ字形の伝導帯と逆Ｕ字形の価電子帯を示す。右側から、半導体のバンドギャップが領域３０に示され、正孔トンネル層の価電子帯と伝導帯が領域３１に示され、オフセット層のバンドギャップが領域３２に示され、分離層の価電子帯と伝導帯が領域３３に示され、電荷トラップ層の価電子帯と伝導帯が領域３４に示されている。負号の付いた円で表わされ電荷トラップ領域３４内にトラップされた電子は、３つの領域３１、３２、３３全てにおいてトンネル誘電体層の伝導帯は、該トラップのエネルギーレベルより高いので、チャネルの伝導帯へトンネルすることができない。電子トンネル現象の尤度は、トンネル誘電体層内のＵ字形の伝導帯の下で、トラップからチャネルへのエネルギーレベル水平線の上の面積と相関がある。従って、低電界時、電子トンネル現象はまず起らない。同様に、領域３０内のチャネルの価電子帯内の正孔は、領域３１、３２、３３の全厚みとチャネル界面での高い正孔トンネル障壁高さとによって、電荷トラップ層（領域３４）へのトンネリングを阻止される。正孔トンネル現象の尤度は、トンネル誘電体層内の逆Ｕ字形の価電子帯の上で、チャネルから電荷トラップ層へのエネルギーレベル水平線の下の面積と相関がある。従って、低電界時、正孔トンネル現象はまず起らない。正孔トンネル層が二酸化シリコンを含む代表的な実施形態では、約４．５ｅＶの正孔トンネル障壁高さは正孔トンネル現象を妨げる。窒化シリコンの価電子帯は、チャネルの価電子帯より１．９ｅＶ低い。従って、誘電体トンネル構造の全３つの領域３１、３２、３３の価電子帯は、チャネル領域３０の価電子帯よりかなり低い。従って、本明細書で説明するトンネル層は、半導体との界面にある薄い層（領域３１）の比較的大きな正孔トンネル障壁高さと、チャネル表面から２ｎｍ未満離れた第１位置での価電子帯エネルギーレベルの増加３７を含むバンドオフセット特性によって特徴付けられる。該バンドオフセット特性は、比較的高いトンネル障壁高さの材料でできた薄い層（領域３３）を設けたことによる、チャネルから離れた第２位置での価電子帯エネルギーレベルの減少３８を更に含む。これにより価電子帯は逆Ｕ字形となる。同様に、これら材料の選択によって、伝導帯はＵ字形となる。
【００６７】
図１３は、高電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【００６８】
正孔トンネル現象を起こす（図１３でＯ１層の厚みは約１５Å）ために印加されたトンネル領域３１において約−１２ＭＶ／ｃｍの電界条件下における前記誘電体トンネル構造体のバンド図を示す。この電界下で価電子帯はチャネル表面から上向きに傾斜している。従って、チャネル表面からあるオフセット距離で誘電体トンネル構造の価電子帯のエネルギーレベルはかなり上昇し、図においてチャネル領域の価電子帯のバンドエネルギーレベルより上に上昇する。従って、チャネルの価電子帯レベルと、トンネルスタックの傾斜した逆Ｕ字形価電子帯の間の面積（図１３の陰を付けた）が減少し、正孔トンネルの確率が大きく増加する。バンドオフセットは、高電界時、トンネル誘電体から領域３２のオフセット層と領域３３の分離層との阻止機能を実質的に消し、比較的小さな電界（例えば、Ｅ＜１４ＭＶ／ｃｍ）で大きな正孔トンネル電流を発生させる。
【００６９】
分離層（領域３３）はオフセット層（領域３２）を電荷トラップ層（領域３４）から分離する。これは、低電界時、実効的な電子と正孔両方に対する阻止能力を増加させ、電荷保持特性を向上させる。
【００７０】
本実施形態では、オフセット層３２は無視できる電荷トラップ効率を持つよう十分薄くなければならない。また、オフセット層は誘電体で、非伝導性である。従って、窒化シリコンを使用する実施形態では、オフセット層の厚さは３０Å未満、好ましくは約２５Å以下であるべきである。
【００７１】
二酸化シリコンを使用する実施形態では、正孔トンネル領域３１の厚さは２０Å未満、好ましくは１５Å未満であるべきである。例えば、好適な実施形態では、正孔トンネル領域３１は約１３Å又は１０Å厚の二酸化シリコンであり、上述の窒化プロセスを経て極薄の酸窒化シリコンとなる。
【００７２】
本発明の実施形態では、層間の遷移が上述の通りではない酸化シリコン、酸窒化シリコン、及び窒化シリコンの複合体が必要な逆Ｕ字形価電子帯を持ち、チャネル表面から該オフセット距離で価電子帯のエネルギーレベルの、効率的正孔トンネル現象に必要な変化があれば、この複合体を用いてトンネル誘電体層を実現してもよい。また、他の材料の組合せを使用してバンドオフセットを実現してもよい。
【００７３】
本技術は、ＳＯＮＯＳ型メモリの正孔トンネル現象に依存する必要性に関連する問題を解決したので、該トンネル誘電体層の説明は電子トンネリングではなく正孔トンネリングに注目する。例えば、実用的な速度の正孔トンネリングを許すのに十分薄い二酸化シリコンだけからなるトンネル誘電体は、薄すぎて電子トンネリングによるリークを阻止できない。しかし、上記バンドギャップ操作は電子トンネリングの性能も向上させる。従って、電子トンネリングによるプログラミングと、正孔トンネリングによる消去の両方は、バンドギャップ操作によってかなり向上する。
【００７４】
別の実施形態では、多層トンネルスタックは、従来のＭＯＮＯＳ素子におけるような単独層トンネル酸化膜又は他のトンネル層構造体で置き換えてもよい。従来のＭＯＮＯＳ（トンネル酸化膜＞３ｎｍ）は良好なデータ保持特性を有しているが、ＳｉＯ2トップ酸化膜がゲート注入をあまり抑制できないので、その消去飽和レベルはＮＡＮＤ用途には高すぎることが知られている。
【００７５】
上述したようにＭＡＮＯＳ／ＴＡＮＯＳが提案された。これらの構造体は、トップ酸化膜（κ＝３．９）の代りにＡｌ2Ｏ3（κ≒８）を使用する。この結果、消去飽和はかなり抑えられ、ＭＡＮＯＳ素子は、ＭＯＮＯＳより低い消去飽和レベルと、大きなメモリウィンドウを有する。しかし、単独の高κトップ誘電体の使用は新たな信頼性問題を引き起こす。これは、高κ誘電体がしばしば従来のＳｉＯ2トップ酸化膜よりリークが多いためである。従って、単独の高κトップ誘電体の使用は保持信頼性を提供しない。
【００７６】
開示したように、追加の高κキャップ膜がＭＯＮＯＳのトップ酸化膜上にキャップされる。この新しい構造は、バッファ層のリーク電流は小さく、トラップ層（ＳｉＮ）とバッファ層（ＳｉＯ2）との界面に深いトラップを形成するので、良好な保持特性及びリードディスターブ特性を有する。また、トップ高κ膜は、その高い誘電率によりゲート注入を抑制できる。従って、この新しい構造は、ＮＡＮＤフラッシュ用途に適した低消去飽和レベルと大きなメモリウィンドウを得ることができる。
【００７７】
図１４は、図１１のＢＥ‐ＳＯＮＯＳセルのメモリセルの消去動作時の電界とトンネル電流を例示する。
【００７８】
このゲートスタックの概略図は、消去プロセス時の電界の動的挙動を示す。このゲートスタックは正孔トンネル層４３と、バンドオフセット層４４と、分離層４５とを含み、これらは組合わされて当該素子の誘電体トンネル層として働く。電荷トラップ層４６が誘電体トンネル層上に示されている。バッファ層４７Ａとキャップ層４７Ｂとを含む多層構造体からなる阻止誘電体層は、電荷トラップ層４６をゲート４８から分離する。消去プロセス時、電界はメモリセルのゲートとチャネルに印加されたバイアス電圧ＶG、ＶWによって生成され、誘電体トンネル層４３、４４、４５を通る電界ＥTUN５０と、阻止誘電体層４７Ａ／４７Ｂを通る電界ＥB５１が発生する。誘電体トンネル層を通る電界ＥTUN５０の大きさは、電荷トラップ層４６内への正孔トンネル電流５２を引き起こすのに十分である。高い誘電率のために、阻止誘電体層のキャップ層４７Ｂを通る電界ＥB５１の大きさは、誘電体トンネル層内の二酸化シリコンを通る電界より約３．９／κだけ（３．９は二酸化シリコンの誘電率、κはキャップ層４７Ｂの誘電率）小さい。従って、ゲート４８の十分な電子親和力と、比較的低い電界ＥB５１と、阻止誘電体層４７Ａ／４７Ｂの厚みとのために、電子トンネル電流５３は実際上阻止され、消去飽和効果なしに大きなメモリウィンドウを可能にする。本開示のメモリ素子は、消去時、誘電体トンネル層に１４ＭＶ／ｃｍ以下の最大電界が発生するのに十分な低バイアス電圧がゲートと半導体の間に印加され、これに対応して低電界が阻止誘電体層に存在する状態で動作可能である。
【００７９】
図１５Ａ〜図１５Ｄは図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図であり、図１５Ａは阻止誘電体層が二酸化シリコン層単独の場合、図１５Ｂは酸化アルミニウム層単独の場合、図１５Ｃは第１例の二酸化シリコン／酸化アルミニウムのスタック層の場合、図１５Ｄは第１例より酸化アルミニウム層が厚い第２例の二酸化シリコン／酸化アルミニウムのスタック層の場合である。
【００８０】
ゲートからの電子注入のトンネル確率はこれらの図から理解できる。各物質内の電界の大きさは伝導帯の傾斜に反映される。従って、図１５Ｃ、図１５ＤにおいてＯ３とラベル付けされた二酸化シリコンバッファ層に対応する領域は、酸化アルミニウムキャップ層に対応する領域より大きな傾斜を持つ。ゲート界面における伝導帯オフセットは、伝導帯のステップの高さに反映される。図１５Ａに示したようなバンドギャップ操作ＳＯＮＯＳデバイスの場合、伝導帯オフセットは比較的大きいが、電界が大きいのでトンネル確率は比較的高い。図１５Ｂに示したような酸化アルミニウム阻止誘電体層の場合、比較的高い誘電率（例えば、７を超える）による伝導帯のより低い傾斜のために、また伝導帯オフセットは比較的高い（例えば、３ｅＶを超える）のでトンネル確率は比較的低い。図１５Ｃ、図１５Ｄは、二酸化シリコンバッファ層と酸化アルミニウムトップ層を有する多層スタックの場合、酸化アルミニウムトップ層の厚みが最小値より大きい限り、ゲート注入のトンネル確率はほぼ同じであることを示唆する。従って、より薄い酸化アルミニウム層を有する実施形態図１５Ｃのトンネル確率は、より厚い酸化アルミニウム層を有する実施形態図１５Ｄとほぼ同じである。
【００８１】
図１６は、上述した改善されたＮＡＮＤ列を使用して実現されたメモリアレイを備える集積回路の簡略化したブロック図である。メモリアレイ１６００を備える集積回路１６５０は上述した改善されたＮＡＮＤ列を使用して実現されている。ワード線（横列）・ブロック選択デコーダ１６０１は、メモリアレイ１６００の横列に沿って配置された複数のワード線及びストリング選択線１６０２に電気的に結合されている。ビット線（縦列）デコーダ・ドライバ１６０３は、メモリアレイ１６００の縦列に沿って配置された複数のビット線１６０４に電気的に結合され、メモリアレイ１６００のメモリセルからのデータの読み出し、及び書き込みを行う。アドレスはバス１６０５を介してワード線デコーダ・ドライバ１６０１とビット線デコーダ１６０３に供給される。ブロック１６０６内のリードモード、プログラムモード、消去モードのための電流源を含むセンスアンプ及びデータ入力構造体は、ビット線デコーダ１６０３にバス１６０７を介して結合されている。データは、データ入力線１６１１を介して集積回路１６５０の入力／出力ポートからブロック１６０６内の該データ入力構造体に供給される。データは、データ出力線１６１５を介してブロック１６０６内のセンスアンプから集積回路１６５０の入力／出力ポート、又は集積回路１６５０内または外にある他のデータ供給先へ供給される。
【００８２】
上記において好適な実施形態と実施例を参照しながら本発明を詳細に開示したが、これらの実施例は限定ではなく、例示するよう意図されていることは、理解されるべきである。本発明の思想と添付の請求項の範囲内に入る変更及び組合せを当業者は容易に想到するであろうことは考慮されている。
【符号の説明】
【００８３】
１０ チャネル
１１ ソース（イオン注入領域）
１２ ドレイン（イオン注入領域）
１３、１４、１５ トンネル誘電体層
１６ 電荷トラップ誘電体層
１７ 阻止誘電体層
１８ ゲート（ワード線）
ＢＬ ビット線
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、電荷トラップ不揮発性メモリ等の不揮発性メモリ、特に、ＢＥ‐ＳＯＮＯＳ不揮発性メモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ列を有する不揮発性メモリ集積回路を製造するための通常のプロセスは、ＮＡＮＤ列の隣接するメモリセル間の誘電体スタック材料をエッチング除去する。誘電体スタック材料をエッチング除去するので、次の、隣接するメモリセル間の基板への接合イオン注入は容易である。
【０００３】
一般的な理解は、誘電体スタックのＳｉＮトラップ層において電荷が横方向に移動するであろうということである。このような横方向移動は、ＳｉＮトラップ層に蓄えられた電荷によって表わされるデータの信頼性を劣化させる。従って、ＮＡＮＤ列間及びＮＡＮＤ列の隣接するメモリセル間の誘電体スタックをエッチング除去することは、期待される製造プロセスステップである。このようなエッチングはＳｉＮトラップ層内の電荷の横方向移動を防止すると期待される。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の１つの態様は、不揮発性メモリセルアレイの集積回路を備える装置である。該集積回路は基板と、該不揮発性メモリセルアレイをアクセスする複数のワード線と、該不揮発性メモリセルアレイをアクセスする複数のビット線と、該基板を覆う誘電体スタック層と、該誘電体スタック層下の該基板内のイオン注入領域とを備える。
【０００５】
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶する。該誘電体スタック層はこれらの箇所を含む領域に亘って連続している。
【０００６】
該基板内の該イオン注入領域は該誘電体スタック層の下にある。該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている。別の実施形態では、該イオン注入領域は該ワード線間に配置されている。
【０００７】
幾つかの実施形態では、接合は１００ｎｍより浅い接合深さを有する。該接合深さにおいて該接合はバックグラウンド濃度（例えば、基板又はウェルの）に等しい濃度を有する。
【０００８】
この発明の技術は、不揮発性メモリの耐久性の大きな予期しなかった改善をもたらす。
【０００９】
幾つかの実施形態では、前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は０．３Ｖ以下である。
【００１０】
幾つかの実施形態では、前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは４Ｖ以上である。
【００１１】
不揮発性メモリの耐久性の予期しなかった改善は簡単な機構に基づいていない。耐久性劣化の最も重要な機構は界面準位生成を原因とする。界面準位生成はシリコン基板と誘電体スタックとの界面の損傷により発生し、ダングリングボンドを生成する。ダングリングボンドはしばしば水素移動効果に関係する。例えば、シリコン・水素結合は強い結合ではないので、水素が付いたダングリングボンドは比較的低い温度で結合が壊れ、水素は膜外へ拡散する。しかし、連続する誘電体スタックの場合、窒化物層が水素に対する封止層として働く。水素は膜内に留まり、水素が付いたダングリングボンドの数を保つのを助ける。
【００１２】
幾つかの実施形態では、前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する。
【００１３】
幾つかの実施形態では、前記アレイの前記不揮発性メモリセルは、複数のＮＡＮＤ列を形成するよう配列されている。
【００１４】
幾つかの実施形態では、前記誘電体スタック層はトンネル誘電体層と、電荷トラップ誘電体層と、阻止誘電体層とを含む。該トンネル誘電体層は１つのワード線と前記基板のチャネル表面とのうち「一方」に接する。該電荷トラップ誘電体層は該トンネル誘電体層と、該１つのワード線と該チャネル表面とのうち「他方」との間にある。該阻止誘電体層は該電荷トラップ誘電体層と、該１つのワード線と該チャネル表面とのうち該他方との間にある。
【００１５】
例えば、該トンネル誘電体層は１つのワード線に接し、該電荷トラップ誘電体層は該トンネル誘電体層と該チャネル表面との間にあり、該阻止誘電体層は該電荷トラップ誘電体層と該チャネル表面との間にある。又は該トンネル誘電体層は前記基板のチャネル表面に接し、該電荷トラップ誘電体層は該トンネル誘電体層とワード線との間にあり、該阻止誘電体層は該電荷トラップ誘電体層と該ワード線との間にある。
【００１６】
１つの実施形態では、該トラップ層は電荷を蓄えるために非常に「深い」トラップを有する信頼性の高いＳｉＮであり、電荷は横方向に移動しない。
【００１７】
別の実施形態では、該トンネル誘電体層は１５Å以下の厚みの第１酸化シリコン層と、３０Å以下の厚みの窒化シリコン層と、３５Å以下の厚みの第２酸化シリコン層とを含む。
【００１８】
本発明の別の態様は、メモリ集積回路を形成する方法であって、該メモリ集積回路の基板を準備することと、該基板上に該メモリ集積回路の誘電体スタック層を形成することと、該誘電体スタック層上に該メモリ集積回路の複数のワード線を形成することと、該誘電体スタック層を通してイオン注入して該メモリ集積回路の接合を該誘電体スタック層の連続する部分の下で該ワード線間に形成することとを含む。
該メモリ集積回路は不揮発性データを該誘電体スタック層の複数の箇所に記憶する不揮発性メモリセルのアレイを有し、該複数の箇所は複数のビット線を介してアクセスされる列と該複数のワード線を介してアクセスされる行とをなすように配列され、該誘電体スタック層の該連続する部分は、該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って広がっている。
【００１９】
様々な実施形態を本明細書において説明する。
１つの実施形態は２０ｋｅＶ以上の注入エネルギーを有する。
１つの実施形態は１０14ｃｍ-2未満の注入ドーズ量を有する。
【図面の簡単な説明】
【００２０】
【図１】ＮＡＮＤ列の隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【図２】ＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【図３】隣接するＮＡＮＤ列間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの複数のＮＡＮＤ列の、紙面を通過するビット線方向に見た断面を示す。
【図４】ＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の、紙面を通過するワード線方向に見た断面を示す。
【図５】不揮発性メモリの１つのＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を通過する浅い接合イオン注入を示す。
【図６】隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【図７】隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有する複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【図８】ＮＡＮＤ列間とＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料が存在する不揮発性メモリの隣接する２つのＮＡＮＤ列の簡略化した回路図であり、セルフブースト法に従う選択されたメモリセルのプログラム動作時を示す。
【図９】図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択されたメモリセルと、選択されたメモリセルに隣接するメモリセルの）閾値電圧シフト対ワード線パス電圧のグラフであり、結果としてセルフブーストＶpassディスターブウィンドウを示す。
【図１０】図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択された新しいメモリセルと、プログラムするために選択された１００，０００サイクル後のメモリセルと、選択されたメモリセルに隣接する新しいメモリセルと、選択されたメモリセルに隣接する新しいメモリセルの）閾値電圧対ワード線プログラム電圧のグラフである。
【図１１】改善されたＮＡＮＤアレイのＢＥ‐ＳＯＮＯＳセルの簡略化した図である。
【図１２】低電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【図１３】高電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【図１４】メモリセルの実施形態の消去動作時の図１１のＢＥ‐ＳＯＮＯＳセルの電界とトンネル電流とを例示する。
【図１５Ａ】単独二酸化シリコン層からなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１５Ｂ】単独酸化アルミニウム層からなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１５Ｃ】第１例の二酸化シリコン／酸化アルミニウム層スタックからなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１５Ｄ】第１例より酸化アルミニウム層が厚い第２例の二酸化シリコン／酸化アルミニウム層スタックからなる図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図である。
【図１６】本明細書において説明する改善されたＮＡＮＤ列を使用して実現されたメモリアレイを含む集積回路の簡略化したブロック図である。
【発明を実施するための形態】
【００２１】
図１はＮＡＮＤ列の隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【００２２】
エッチング除去された誘電体スタック材料（例えば、ＯＮＯ）は、残された誘電体スタック材料間へのより容易な接合イオン注入を提供する。例えば、低濃度ドープＮ＋注入を容易にする。
【００２３】
図２はＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の断面を示す。
【００２４】
エッチングは誘電体スタックを貫通していないが、接合イオン注入は誘電体スタックを通り、浅い接合を形成する。
【００２５】
図３は隣接するＮＡＮＤ列間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの複数のＮＡＮＤ列の、紙面を通過するビット線方向に見た断面を示す。
【００２６】
この断面はビット線方向に連続する電荷トラップ誘電体スタック材料を示す。この連続する電荷トラップ誘電体スタック材料は平坦である。図示のように、「平坦な」は完全に平らなではなく、半導体製造プロセス（例えば、エッチング、成長、蒸着）を説明するために概ね２次元であることを意味する。
【００２７】
図４はＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を有する不揮発性メモリの１つのＮＡＮＤ列の、紙面を通過するワード線方向に見た断面を示す。
【００２８】
この断面はワード線方向に連続する電荷トラップ誘電体スタック材料を示す。
【００２９】
図５は不揮発性メモリの１つのＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を通過する浅い接合イオン注入を示す。
【００３０】
典型的な接合イオン注入条件を示す。接合イオン注入エネルギーは、誘電体スタック材料（例えば、ＯＮＯＮＯ）を貫通するのに十分高く（例えば、＞２０ｋｅＶ）なければならない。一方、より浅い接合が、短チャネル効果がより良好であるので好ましい。低濃度ドープ接合の場合、ドーズ量は１Ｅ１４ｃｍ-2未満である。
【００３１】
この例では、注入不純物はＡｓ、エネルギーは３０ｋｅＶ、ドーズ量は３Ｅ１３ｃｍ-2である。
【００３２】
このような非常に低濃度ドープの接合はＯＮＯ膜への損傷を回避する。この低濃度ドープ接合は高い読み出し電流を必要としないＮＡＮＤメモリにおいて理想的である。ＣＭＯＳロジックにおいては、この低濃度ドープ接合は理想的ではなく、より高い濃度でドープされる必要がある。
【００３３】
通常、浅い接合の深さはチャネル長さより小さい。例えば、３０ｎｍＮＡＮＤフラッシュ素子の場合、接合深さは３０ｎｍより浅い。一方、接合不純物も低濃度でドープされ、短チャネル効果を改善する。（ＮＡＮＤフラッシュの場合、十分なセルフブーストも必要である。）
【００３４】
図６は隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去された複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【００３５】
図７は隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有する複数のＮＡＮＤメモリセルのプログラム閾値電圧及び消去閾値電圧対プログラム・消去サイクル数のグラフである。
【００３６】
図６と図７との比較は本発明の実施形態の有利な特徴を示す。図６において、隣接するメモリセル間の電荷トラップ誘電体スタック材料がエッチング除去されたＮＡＮＤメモリセルの４つのサンプルの場合、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、消去状態の閾値電圧は約１Ｖから約２．７Ｖ〜３．７Ｖの範囲に上昇し、また、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、プログラム状態の閾値電圧は約５．１Ｖ〜５．４Ｖの範囲から約６．０Ｖ〜６．７Ｖの範囲に上昇する。図６において、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、閾値電圧はかなり、消去状態の場合、中央値２．２Ｖだけ、プログラム状態の場合、中央値１．１Ｖだけ上昇する。
【００３７】
一方、図７では、隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有するＮＡＮＤメモリセルの４つのサンプルの場合、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、消去状態の閾値電圧は約０．６Ｖ〜１．４Ｖの範囲から約０．８Ｖ〜１．６Ｖの範囲に変化し、また、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えると、プログラム状態の閾値電圧は約４．９Ｖ〜５．１Ｖの範囲から約４．８Ｖ〜５．２Ｖの範囲に上昇する。図７において、プログラム・消去サイクル数が１サイクルから１００００サイクルに増えたにもかかわらず、プログラム状態と消去状態との閾値電圧は、基本的には一定である。
【００３８】
従って、図６と図７との比較は、隣接するメモリセル間に連続する電荷トラップ誘電体スタック材料を有するＮＡＮＤメモリセルの技術は、プログラム・消去サイクル数が１サイクルから１００００サイクルに増える時、ずっとより一定の閾値電圧挙動を提供することを示す。
【００３９】
図８はＮＡＮＤ列間とＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料が存在する不揮発性メモリの隣接する２つのＮＡＮＤ列の簡略化した回路図であり、セルフブースト法に従う選択されたメモリセルのプログラム動作時を示す。
【００４０】
ＳＳＬ（ソースライン）トランジスタはオンされ、ＧＳＬトランジスタはオフされる。プログラムされるセルのためのビット線電圧は０Ｖに設定され、一方、プログラム禁止されたセルのためのビット線電圧はＶssに設定される。０Ｖビット線は関連する単位ＮＡＮＤストリングのチャネルをグランド電位にする。プログラム電圧が選択されたメモリセルのゲートに印加されると、ゲートとチャネルとの大きな電位差が、浮遊ゲートへの電子のＦ‐Ｎトンネリングを引き起こし、このセルをプログラムする。プログラム禁止されたセルでは、Ｖssビット線は最初は関連するチャネルをプリチャージする。単位ＮＡＮＤストリングのワード線の電位が上昇すると（選択されたワード線がプログラム電圧に、選択されていないワード線がパス電圧に上昇）、制御ゲート、浮遊ゲート、チャネル、及びバルクの一列の容量が結合され、チャネル電位が自動的にブーストされる。
【００４１】
図９は図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択されたメモリセルと、選択されたメモリセルに隣接するメモリセルの）閾値電圧シフト対ワード線パス電圧のグラフであり、結果としてセルフブーストＶpassディスターブウィンドウを示す。
【００４２】
セルフブーストＶpassディスターブウィンドウとは、プログラムするために選択されたメモリセルと、該選択されたメモリセルに隣接するメモリセルとの閾値電圧シフトの最も大きな差である。
【００４３】
メモリセルＡはプログラムするために選択されたメモリセルに対応する。メモリセルＢはメモリセルＡと同じワード線に接続されプログラム禁止ビット線電圧を受ける隣接するＮＡＮＤ列の別のメモリセルに対応する。メモリセルＣはメモリセルＡと同じＮＡＮＤ列の、パス電圧を受けるワード線に接続された別のメモリセルに対応する。メモリセルＤはメモリセルＡとＮＡＮＤ列もワード線も異なる別のメモリセルに対応する。
【００４４】
Ｖpassを上げるとＶＰＧＭディスターブは抑えられるが、Ｖpassディスターブは増加する。同様に、Ｖpassを下げるとＶＰＧＭディスターブは増加するが、Ｖpassディスターブは抑えられる。Ｖpass≒１０Ｖが最適な条件である。ディスターブのないメモリウィンドウは４Ｖを超える。
【００４５】
図１０は図８の改善されたＮＡＮＤメモリのプログラム動作における（プログラムするために選択された新しいメモリセルと、プログラムするために選択された１００，０００サイクル後のメモリセルと、選択されたメモリセルに隣接する新しいメモリセルと、選択されたメモリセルに隣接する新しいメモリセルの）閾値電圧対ワード線プログラム電圧のグラフである。
【００４６】
メモリセルＡ、Ｂ、Ｃ、及びＤの種別は図９と同じである。１００Ｋサイクル後のメモリセルはまだ、良好なセルフブースト・ディスターブウィンドウを示している。
【００４７】
上記のメモリセル素子はＳＯＮＯＳ型メモリセルとして実現された。或いは、上記の低ｋスペーサーは他のタイプの電荷トラップメモリセルアレイにおいて実施されてもよい。例えば、低ｋスペーサーはバンドギャップ操作ＳＯＮＯＳ（ＢＥ‐ＳＯＮＯＳ）素子において実施されてもよい。１つのそのような実施形態では、図２Ａのメモリセルのトンネル層２３０を２ｎｍ未満厚（例えば、約１．３ｎｍ）の二酸化シリコンの底誘電体層と、この底誘電体層上の２．５ｎｍ未満厚（例えば、約２ｎｍ）の窒化シリコンの中間誘電体層と、この中間誘電体層上の３．５ｎｍ未満厚（例えば、約２．５ｎｍ）の二酸化シリコンの上部誘電体層とからなるトンネル誘電体構造体で置き換える。他の厚みを使用してもよい。ＢＥ‐ＳＯＮＯＳ技術は、従来のＳＯＮＯＳ型メモリの消去速度、耐久性、及び電荷保持の各問題の多くを克服し、優れた性能を提供することが実証されている。
【００４８】
ＢＥ‐ＳＯＮＯＳ素子についての更なる情報は、２００８年０７月３０日付で出願した米国特許出願第１２／１８２３１８号に開示されている。この出願を本明細書に援用する。
【００４９】
図１１は改善されたＮＡＮＤアレイのＢＥ‐ＳＯＮＯＳセルの簡略化した図である。
【００５０】
多層阻止誘電体層とバンドギャップ操作誘電体トンネル層とを使用するＮＡＮＤアレイの電荷トラップメモリセルを示す。このメモリセルは、半導体内にチャネル１０と、チャネル１０に隣接するソース１１及びドレイン１２とを備える。ゲート１８は、多層阻止誘電体層と、電荷トラップ層と、トンネル層とを含み誘電体材料でできた電荷蓄積構造体として働く多層スタックの上を覆う。
【００５１】
本実施形態のゲート１８は、Ｐ+ポリシリコンからなる。Ｎ+ポリシリコンを使用してもよい。他の実施形態は、金属、金属化合物、又はこれらの組合せ、例えば、白金、窒化タンタル、ケイ化金属、アルミニウム、又は他の金属又は金属化合物ゲート材料（例えば、Ｔｉ、ＴｉＮ、Ｔａ、Ｒｕ、Ｉｒ、ＲｕＯ2、ＩｒＯ2、Ｗ、ＷＮ等）をゲート１８に使用する。幾つかの用途では、４ｅＶ、好ましくは４．５ｅＶを超える仕事関数を持つ材料を使用することが好ましい。ゲートとして使用するのに適した様々な高仕事関数材料は米国特許第６９１２１６３号に記載されている。このような材料は通常、スパッターと物理的蒸着技術を使用して蒸着され、反応性イオンエッチングを使用してパターン形成される。
【００５２】
図１１の実施形態では、誘電体トンネル層は、チャネル１０の表面１０ａ上の二酸化シリコンでできた正孔トンネル層と呼ばれる第１層１３を含む材料の複合体からなる。第１層１３は例えば現場蒸気生成ＩＳＳＧを使用し、必要に応じて蒸着後ＮＯアニールまたは蒸着時、雰囲気にＮＯを加えて窒化物形成を行うことで形成される。二酸化シリコンの第１層１３の厚みは２０Å未満、好ましくは１５Å以下である。代表的な実施形態では１０Åまたは１２Å厚である。
【００５３】
窒化シリコンの層１４（バンドオフセット層と呼ばれる）は、二酸化シリコンの第１層１３上に位置し、例えばジクロロシランＤＣＳとＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶＤを使用して形成される。別の実施形態では、バンドオフセット層はＮ2Ｏ前駆体を用いる同様のプロセスを使用して形成された酸窒化シリコンからなる。窒化シリコンの層１４の厚みは３０Å未満、好ましくは２５Å以下である。
【００５４】
二酸化シリコンの第２層１５（分離層と呼ばれる）は、窒化シリコンの層１４上に位置し、例えばＬＰＣＶＤ高温酸化物ＨＴＯ蒸着法を使用して形成される。二酸化シリコンの第２層１５の厚みは３５Å未満、好ましくは２５Å以下である。第１位置における価電子帯エネルギーレベルは、半導体との界面と第１位置の間の薄い領域を通過する正孔トンネル現象を引き起こすのに十分な電界は、第１位置の後の価電子帯エネルギーレベルを第１位置の後の操作トンネル誘電体内の正孔トンネル障壁を実際上無くすレベルに上げるのにも十分であるようなレベルである。この構造は、高速の電界アシスト正孔トンネル現象を可能にする一方、当該セルからデータを読み出す又は隣接するセルをプログラムする等の他の動作目的のために電界がないか、又は小さな電界が存在する時の該操作トンネル誘電体を通る電荷リークを効果的に防ぐ。
【００５５】
代表的な素子において、操作トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば１８Å以下）と、極薄窒化シリコン層Ｎ１（例えば３０Å以下）と、極薄酸化シリコン層Ｏ２（例えば３５Å以下）とを備え、その結果、半導体との界面から１５Å以下のオフセット点において価電子帯エネルギーレベルは約２．６ｅＶ増加する。第２オフセット点（界面から例えば約３０Å〜４５Å）において該Ｏ２層のより低い価電子帯エネルギーレベル（より高い正孔トンネル障壁）でかつより高い伝導帯エネルギーレベルの領域によってＮ１層を電荷トラップ層から分離する。正孔トンネル現象を引き起こすのに十分な電界は、該第２位置が界面からより離れた距離にあるので第２位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を実際上無くすレベルに上昇させる。従って、該Ｏ２層は、電界アシスト正孔トンネル現象をあまり妨げない、一方、低電界時にはリークを阻止する操作トンネル誘電体の能力を向上させる。
【００５６】
本明細書に記載したメモリセルの実施形態は、Ｎ+ポリシリコン等のポリシリコンまたはアルミニウム等の金属からなるゲートを備える。別の実施形態では、Ｎ+ポリシリコンの仕事関数より大きな仕事関数を持つ材料、例えばＰ+ポリシリコン、白金、窒化タンタル、又は仕事関数、伝導度、製造性のために選ばれた他の材料からなる。
【００５７】
図１２、図１３を参照しながら、誘電体トンネル層の構造をより詳細に下記に説明する。
【００５８】
本実施形態の電荷トラップ層１６は、例えばＬＰＣＶＤを使用して形成された５０Åを超える（本実施形態の例えば約７０Åを含む）厚みの窒化シリコンからなる。他の電荷トラップ材料と構造、例えば酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化シリコン、シリコンリッチな酸化シリコン、ナノ粒子が埋め込まれたトラップ層等を使用してもよい。様々な電荷トラップ材料が米国特許出願公開第２００６／０２６１４０１Ａ１号に記載されている。
【００５９】
本実施形態の阻止誘電体層はバッファ層１７Ａと高κキャップ層１７Ｂとのスタックである。高κとは誘電率が７を超えていることを表す。例えばＡｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＡｌＳｉＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の材料がそうである。
【００６０】
二酸化シリコンのバッファ層は、湿式炉酸化プロセスにより窒化物から湿式転化によって形成されてもよい。他の実施形態は、高温酸化物（ＨＴＯ）又はＬＰＣＶＤ‐ＳｉＯ2を使用して実現されてもよい。酸化アルミニウムキャップ誘電体層は原子蒸着とその後に膜を強化するために約９００℃で６０秒間急速熱アニールすることにより形成されてもよい。
【００６１】
これらのプロセスを使用して欠陥がほとんどない酸化シリコンの層を形成することができ、これと酸化アルミニウム等の高κ、高伝導帯オフセット材料でできたキャップ層とが組合されて優れた保持特性と非常に低い消去飽和電圧とを持った阻止誘電体層を提供する。従って、ＥＯＴを下げ、動作電圧を下げることができる。
【００６２】
代表的な実施形態では、第１層１３は１３Åの二酸化シリコンであり、バンドオフセット層１４は２０Åの窒化シリコンであり、分離層１５は２５Åの二酸化シリコンであり、電荷トラップ層１６は７０Åの窒化シリコンであり、阻止誘電体層１７Ａ、１７Ｂは５Åと９０Åの間の酸化シリコンと５Åと９０Åの間の酸化アルミニウムのキャップ層とであってもよい。ゲート材料はＰ+ポリシリコン（仕事関数は約５．１ｅＶ）であってもよい。保持特性を改善するために、該酸化シリコンの層は３０Åを超える厚みを持つのが好ましい。
【００６３】
また、酸化シリコン（κ1＝３．９）と酸化アルミニウム（κ2＝約８）の組合せの場合、阻止誘電体層のトップ層１７Ｂの厚みとボトム層１７Ａの厚みの比は２未満にできることが分かった。一般に、トップ層１７Ｂの厚みは、ボトム層１７Ａの厚みの両誘電率の比（８／３．９）倍より小さくできる。従って、上記阻止誘電体層は、電荷トラップ誘電体層に接する誘電率κ1の第１層１７Ａと、チャネル表面とゲートのうち１つに接するκ1より高い誘電率κ2の第２層１７Ｂとを含む。第２層１７Ｂは第１層１７Ａの厚みのκ2／κ1倍より小さい厚みを持つ。トップキャップ層が酸化アルミニウムである場合、誘電率は約８であり、障壁高さ又は伝導帯オフセットは３ｅＶより大きく、消去飽和のＶFB＜−２Ｖが得られる。Ａｌ2Ｏ3の障壁高さはＳｉＯ2とほぼ同じであり、酸化アルミニウムの電子障壁高さ又は伝導帯オフセットは、ゲートがＮ+ポリシリコンの場合、約３．１ｅＶである。
【００６４】
本明細書で説明するメモリセルの例では、２０Ｖ未満の電圧で合理的な動作速度（プログラムと消去）を得るために、ゲートとチャネルの間の多層誘電体スタック（例えば、高κＯ‐Ｎ‐Ｏ‐Ｎ‐Ｏと高κＯ‐Ｎ‐Ｏ）の全実効酸化膜厚ＥＯＴは、１６０Å未満であるべきである。バンドギャップ操作（ＢＥ）ＯＮＯトンネル障壁又は単独層ＳｉＯ2トンネル酸化膜のＥＯＴは、通常約４０〜５５Å、好ましくは４５〜５０Åの範囲である。窒化物電荷トラップ層のＥＯＴは、通常約２５〜４０Å、好ましくは３０〜３５Åの範囲である。従って、本明細書で説明するメモリセルの場合、多層阻止誘電体層（例えば、ＳｉＯ2バッファ層とＡｌ2Ｏ3）のＥＯＴは９５Å未満、好ましくは７５〜８５Åの範囲である。
【００６５】
図１２は、低電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【００６６】
図１１の層１３〜１５のスタックを含む誘電体トンネル構造の伝導帯と価電子帯の低電界時のエネルギーレベル図を示し、Ｕ字形の伝導帯と逆Ｕ字形の価電子帯を示す。右側から、半導体のバンドギャップが領域３０に示され、正孔トンネル層の価電子帯と伝導帯が領域３１に示され、オフセット層のバンドギャップが領域３２に示され、分離層の価電子帯と伝導帯が領域３３に示され、電荷トラップ層の価電子帯と伝導帯が領域３４に示されている。負号の付いた円で表わされ電荷トラップ領域３４内にトラップされた電子は、３つの領域３１、３２、３３全てにおいてトンネル誘電体層の伝導帯は、該トラップのエネルギーレベルより高いので、チャネルの伝導帯へトンネルすることができない。電子トンネル現象の尤度は、トンネル誘電体層内のＵ字形の伝導帯の下で、トラップからチャネルへのエネルギーレベル水平線の上の面積と相関がある。従って、低電界時、電子トンネル現象はまず起らない。同様に、領域３０内のチャネルの価電子帯内の正孔は、領域３１、３２、３３の全厚みとチャネル界面での高い正孔トンネル障壁高さとによって、電荷トラップ層（領域３４）へのトンネリングを阻止される。正孔トンネル現象の尤度は、トンネル誘電体層内の逆Ｕ字形の価電子帯の上で、チャネルから電荷トラップ層へのエネルギーレベル水平線の下の面積と相関がある。従って、低電界時、正孔トンネル現象はまず起らない。正孔トンネル層が二酸化シリコンを含む代表的な実施形態では、約４．５ｅＶの正孔トンネル障壁高さは正孔トンネル現象を妨げる。窒化シリコンの価電子帯は、チャネルの価電子帯より１．９ｅＶ低い。従って、誘電体トンネル構造の全３つの領域３１、３２、３３の価電子帯は、チャネル領域３０の価電子帯よりかなり低い。従って、本明細書で説明するトンネル層は、半導体との界面にある薄い層（領域３１）の比較的大きな正孔トンネル障壁高さと、チャネル表面から２ｎｍ未満離れた第１位置での価電子帯エネルギーレベルの増加３７を含むバンドオフセット特性によって特徴付けられる。該バンドオフセット特性は、比較的高いトンネル障壁高さの材料でできた薄い層（領域３３）を設けたことによる、チャネルから離れた第２位置での価電子帯エネルギーレベルの減少３８を更に含む。これにより価電子帯は逆Ｕ字形となる。同様に、これら材料の選択によって、伝導帯はＵ字形となる。
【００６７】
図１３は、高電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【００６８】
正孔トンネル現象を起こす（図１３でＯ１層の厚みは約１５Å）ために印加されたトンネル領域３１において約−１２ＭＶ／ｃｍの電界条件下における前記誘電体トンネル構造体のバンド図を示す。この電界下で価電子帯はチャネル表面から上向きに傾斜している。従って、チャネル表面からあるオフセット距離で誘電体トンネル構造の価電子帯のエネルギーレベルはかなり上昇し、図においてチャネル領域の価電子帯のバンドエネルギーレベルより上に上昇する。従って、チャネルの価電子帯レベルと、トンネルスタックの傾斜した逆Ｕ字形価電子帯の間の面積（図１３の陰を付けた）が減少し、正孔トンネルの確率が大きく増加する。バンドオフセットは、高電界時、トンネル誘電体から領域３２のオフセット層と領域３３の分離層との阻止機能を実質的に消し、比較的小さな電界（例えば、Ｅ＜１４ＭＶ／ｃｍ）で大きな正孔トンネル電流を発生させる。
【００６９】
分離層（領域３３）はオフセット層（領域３２）を電荷トラップ層（領域３４）から分離する。これは、低電界時、実効的な電子と正孔両方に対する阻止能力を増加させ、電荷保持特性を向上させる。
【００７０】
本実施形態では、オフセット層３２は無視できる電荷トラップ効率を持つよう十分薄くなければならない。また、オフセット層は誘電体で、非伝導性である。従って、窒化シリコンを使用する実施形態では、オフセット層の厚さは３０Å未満、好ましくは約２５Å以下であるべきである。
【００７１】
二酸化シリコンを使用する実施形態では、正孔トンネル領域３１の厚さは２０Å未満、好ましくは１５Å未満であるべきである。例えば、好適な実施形態では、正孔トンネル領域３１は約１３Å又は１０Å厚の二酸化シリコンであり、上述の窒化プロセスを経て極薄の酸窒化シリコンとなる。
【００７２】
本発明の実施形態では、層間の遷移が上述の通りではない酸化シリコン、酸窒化シリコン、及び窒化シリコンの複合体が必要な逆Ｕ字形価電子帯を持ち、チャネル表面から該オフセット距離で価電子帯のエネルギーレベルの、効率的正孔トンネル現象に必要な変化があれば、この複合体を用いてトンネル誘電体層を実現してもよい。また、他の材料の組合せを使用してバンドオフセットを実現してもよい。
【００７３】
本技術は、ＳＯＮＯＳ型メモリの正孔トンネル現象に依存する必要性に関連する問題を解決したので、該トンネル誘電体層の説明は電子トンネリングではなく正孔トンネリングに注目する。例えば、実用的な速度の正孔トンネリングを許すのに十分薄い二酸化シリコンだけからなるトンネル誘電体は、薄すぎて電子トンネリングによるリークを阻止できない。しかし、上記バンドギャップ操作は電子トンネリングの性能も向上させる。従って、電子トンネリングによるプログラミングと、正孔トンネリングによる消去の両方は、バンドギャップ操作によってかなり向上する。
【００７４】
別の実施形態では、多層トンネルスタックは、従来のＭＯＮＯＳ素子におけるような単独層トンネル酸化膜又は他のトンネル層構造体で置き換えてもよい。従来のＭＯＮＯＳ（トンネル酸化膜＞３ｎｍ）は良好なデータ保持特性を有しているが、ＳｉＯ2トップ酸化膜がゲート注入をあまり抑制できないので、その消去飽和レベルはＮＡＮＤ用途には高すぎることが知られている。
【００７５】
上述したようにＭＡＮＯＳ／ＴＡＮＯＳが提案された。これらの構造体は、トップ酸化膜（κ＝３．９）の代りにＡｌ2Ｏ3（κ≒８）を使用する。この結果、消去飽和はかなり抑えられ、ＭＡＮＯＳ素子は、ＭＯＮＯＳより低い消去飽和レベルと、大きなメモリウィンドウを有する。しかし、単独の高κトップ誘電体の使用は新たな信頼性問題を引き起こす。これは、高κ誘電体がしばしば従来のＳｉＯ2トップ酸化膜よりリークが多いためである。従って、単独の高κトップ誘電体の使用は保持信頼性を提供しない。
【００７６】
開示したように、追加の高κキャップ膜がＭＯＮＯＳのトップ酸化膜上にキャップされる。この新しい構造は、バッファ層のリーク電流は小さく、トラップ層（ＳｉＮ）とバッファ層（ＳｉＯ2）との界面に深いトラップを形成するので、良好な保持特性及びリードディスターブ特性を有する。また、トップ高κ膜は、その高い誘電率によりゲート注入を抑制できる。従って、この新しい構造は、ＮＡＮＤフラッシュ用途に適した低消去飽和レベルと大きなメモリウィンドウを得ることができる。
【００７７】
図１４は、図１１のＢＥ‐ＳＯＮＯＳセルのメモリセルの消去動作時の電界とトンネル電流を例示する。
【００７８】
このゲートスタックの概略図は、消去プロセス時の電界の動的挙動を示す。このゲートスタックは正孔トンネル層４３と、バンドオフセット層４４と、分離層４５とを含み、これらは組合わされて当該素子の誘電体トンネル層として働く。電荷トラップ層４６が誘電体トンネル層上に示されている。バッファ層４７Ａとキャップ層４７Ｂとを含む多層構造体からなる阻止誘電体層は、電荷トラップ層４６をゲート４８から分離する。消去プロセス時、電界はメモリセルのゲートとチャネルに印加されたバイアス電圧ＶG、ＶWによって生成され、誘電体トンネル層４３、４４、４５を通る電界ＥTUN５０と、阻止誘電体層４７Ａ／４７Ｂを通る電界ＥB５１が発生する。誘電体トンネル層を通る電界ＥTUN５０の大きさは、電荷トラップ層４６内への正孔トンネル電流５２を引き起こすのに十分である。高い誘電率のために、阻止誘電体層のキャップ層４７Ｂを通る電界ＥB５１の大きさは、誘電体トンネル層内の二酸化シリコンを通る電界より約３．９／κだけ（３．９は二酸化シリコンの誘電率、κはキャップ層４７Ｂの誘電率）小さい。従って、ゲート４８の十分な電子親和力と、比較的低い電界ＥB５１と、阻止誘電体層４７Ａ／４７Ｂの厚みとのために、電子トンネル電流５３は実際上阻止され、消去飽和効果なしに大きなメモリウィンドウを可能にする。本開示のメモリ素子は、消去時、誘電体トンネル層に１４ＭＶ／ｃｍ以下の最大電界が発生するのに十分な低バイアス電圧がゲートと半導体の間に印加され、これに対応して低電界が阻止誘電体層に存在する状態で動作可能である。
【００７９】
図１５Ａ〜図１５Ｄは図１１のＢＥ‐ＳＯＮＯＳセルの阻止誘電体層の伝導帯図であり、図１５Ａは阻止誘電体層が二酸化シリコン層単独の場合、図１５Ｂは酸化アルミニウム層単独の場合、図１５Ｃは第１例の二酸化シリコン／酸化アルミニウムのスタック層の場合、図１５Ｄは第１例より酸化アルミニウム層が厚い第２例の二酸化シリコン／酸化アルミニウムのスタック層の場合である。
【００８０】
ゲートからの電子注入のトンネル確率はこれらの図から理解できる。各物質内の電界の大きさは伝導帯の傾斜に反映される。従って、図１５Ｃ、図１５ＤにおいてＯ３とラベル付けされた二酸化シリコンバッファ層に対応する領域は、酸化アルミニウムキャップ層に対応する領域より大きな傾斜を持つ。ゲート界面における伝導帯オフセットは、伝導帯のステップの高さに反映される。図１５Ａに示したようなバンドギャップ操作ＳＯＮＯＳデバイスの場合、伝導帯オフセットは比較的大きいが、電界が大きいのでトンネル確率は比較的高い。図１５Ｂに示したような酸化アルミニウム阻止誘電体層の場合、比較的高い誘電率（例えば、７を超える）による伝導帯のより低い傾斜のために、また伝導帯オフセットは比較的高い（例えば、３ｅＶを超える）のでトンネル確率は比較的低い。図１５Ｃ、図１５Ｄは、二酸化シリコンバッファ層と酸化アルミニウムトップ層を有する多層スタックの場合、酸化アルミニウムトップ層の厚みが最小値より大きい限り、ゲート注入のトンネル確率はほぼ同じであることを示唆する。従って、より薄い酸化アルミニウム層を有する実施形態図１５Ｃのトンネル確率は、より厚い酸化アルミニウム層を有する実施形態図１５Ｄとほぼ同じである。
【００８１】
図１６は、上述した改善されたＮＡＮＤ列を使用して実現されたメモリアレイを備える集積回路の簡略化したブロック図である。メモリアレイ１６００を備える集積回路１６５０は上述した改善されたＮＡＮＤ列を使用して実現されている。ワード線（横列）・ブロック選択デコーダ１６０１は、メモリアレイ１６００の横列に沿って配置された複数のワード線及びストリング選択線１６０２に電気的に結合されている。ビット線（縦列）デコーダ・ドライバ１６０３は、メモリアレイ１６００の縦列に沿って配置された複数のビット線１６０４に電気的に結合され、メモリアレイ１６００のメモリセルからのデータの読み出し、及び書き込みを行う。アドレスはバス１６０５を介してワード線デコーダ・ドライバ１６０１とビット線デコーダ１６０３に供給される。ブロック１６０６内のリードモード、プログラムモード、消去モードのための電流源を含むセンスアンプ及びデータ入力構造体は、ビット線デコーダ１６０３にバス１６０７を介して結合されている。データは、データ入力線１６１１を介して集積回路１６５０の入力／出力ポートからブロック１６０６内の該データ入力構造体に供給される。データは、データ出力線１６１５を介してブロック１６０６内のセンスアンプから集積回路１６５０の入力／出力ポート、又は集積回路１６５０内または外にある他のデータ供給先へ供給される。
【００８２】
上記において好適な実施形態と実施例を参照しながら本発明を詳細に開示したが、これらの実施例は限定ではなく、例示するよう意図されていることは、理解されるべきである。本発明の思想と添付の請求項の範囲内に入る変更及び組合せを当業者は容易に想到するであろうことは考慮されている。
【符号の説明】
【００８３】
１０ チャネル
１１ ソース（イオン注入領域）
１２ ドレイン（イオン注入領域）
１３、１４、１５ トンネル誘電体層
１６ 電荷トラップ誘電体層
１７ 阻止誘電体層
１８ ゲート（ワード線）
ＢＬ ビット線
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている、装置。
【請求項２】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は０．３Ｖ以下である請求項１に記載の装置。
【請求項３】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは４Ｖ以上である請求項１に記載の装置。
【請求項４】
前記アレイの前記不揮発性メモリセルは、複数のＮＡＮＤ列を形成するよう配列されている請求項１に記載の装置。
【請求項５】
前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する請求項１に記載の装置。
【請求項６】
接合は１００ｎｍより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する請求項１に記載の装置。
【請求項７】
前記誘電体スタック層は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層と、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間の電荷トラップ誘電体層と、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間の阻止誘電体層と
を含む請求項１に記載の装置。
【請求項８】
前記誘電体スタック層は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層と、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間の電荷トラップ誘電体層と、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間の阻止誘電体層と
を含み、
該トンネル誘電体層は
１５Å以下の厚みの第１酸化シリコン層と、
３０Å以下の厚みの窒化シリコン層と、
３５Å以下の厚みの第２酸化シリコン層と
を含む請求項１に記載の装置。
【請求項９】
メモリ集積回路を形成する方法であって、
該メモリ集積回路の基板を準備することと、
該基板上に該メモリ集積回路の誘電体スタック層を形成することと、
該誘電体スタック層上に該メモリ集積回路の複数のワード線を形成することと、
該誘電体スタック層を通してイオン注入して該メモリ集積回路の接合を該誘電体スタック層の連続する部分の下で該ワード線間に形成することと
を含み、
該メモリ集積回路は不揮発性データを該誘電体スタック層の複数の箇所に記憶する不揮発性メモリセルのアレイを有し、該複数の箇所は複数のビット線を介してアクセスされる列と該複数のワード線を介してアクセスされる行とをなすように配列され、
該誘電体スタック層の該連続する部分は、該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って広がっている、方法。
【請求項１０】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は０．３Ｖ以下である請求項９に記載の方法。
【請求項１１】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは４Ｖ以上である請求項９に記載の方法。
【請求項１２】
前記イオン注入は２０ｋｅＶ以上の注入エネルギーを有する請求項９に記載の方法。
【請求項１３】
前記イオン注入は１０14ｃｍ-2未満の注入ドーズ量を有する請求項９に記載の方法。
【請求項１４】
前記アレイの前記不揮発性メモリセルは、複数のＮＡＮＤ列を形成するよう配列されている請求項９に記載の方法。
【請求項１５】
前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する請求項９に記載の方法。
【請求項１６】
前記接合は１００ｎｍより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する請求項９に記載の方法。
【請求項１７】
前記誘電体スタック層形成は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間に阻止誘電体層を形成することと
を含む請求項９に記載の方法。
【請求項１８】
前記誘電体スタック層形成は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間に阻止誘電体層を形成することと
を含み、
該トンネル誘電体層形成は
１５Å以下の厚みの第１酸化シリコン層を形成することと、
３０Å以下の厚みの窒化シリコン層を形成することと、
３５Å以下の厚みの第２酸化シリコン層を形成することと
を含む請求項９に記載の方法。
【請求項１９】
不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層手段と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層手段は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該各イオン注入領域は該複数のワード線のうち２つの間に配置されている、装置。
【請求項１】
不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている、装置。
【請求項２】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は０．３Ｖ以下である請求項１に記載の装置。
【請求項３】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは４Ｖ以上である請求項１に記載の装置。
【請求項４】
前記アレイの前記不揮発性メモリセルは、複数のＮＡＮＤ列を形成するよう配列されている請求項１に記載の装置。
【請求項５】
前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する請求項１に記載の装置。
【請求項６】
接合は１００ｎｍより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する請求項１に記載の装置。
【請求項７】
前記誘電体スタック層は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層と、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間の電荷トラップ誘電体層と、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間の阻止誘電体層と
を含む請求項１に記載の装置。
【請求項８】
前記誘電体スタック層は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層と、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間の電荷トラップ誘電体層と、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間の阻止誘電体層と
を含み、
該トンネル誘電体層は
１５Å以下の厚みの第１酸化シリコン層と、
３０Å以下の厚みの窒化シリコン層と、
３５Å以下の厚みの第２酸化シリコン層と
を含む請求項１に記載の装置。
【請求項９】
メモリ集積回路を形成する方法であって、
該メモリ集積回路の基板を準備することと、
該基板上に該メモリ集積回路の誘電体スタック層を形成することと、
該誘電体スタック層上に該メモリ集積回路の複数のワード線を形成することと、
該誘電体スタック層を通してイオン注入して該メモリ集積回路の接合を該誘電体スタック層の連続する部分の下で該ワード線間に形成することと
を含み、
該メモリ集積回路は不揮発性データを該誘電体スタック層の複数の箇所に記憶する不揮発性メモリセルのアレイを有し、該複数の箇所は複数のビット線を介してアクセスされる列と該複数のワード線を介してアクセスされる行とをなすように配列され、
該誘電体スタック層の該連続する部分は、該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って広がっている、方法。
【請求項１０】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該アレイの該不揮発性メモリセルのプログラム状態での閾値電圧の変化は０．３Ｖ以下である請求項９に記載の方法。
【請求項１１】
前記アレイの前記不揮発性メモリセルは、１００，０００プログラム・消去サイクル以上の耐久性を有し、該アレイの該不揮発性メモリセルの１００，０００プログラム・消去サイクル後、該不揮発性メモリセルのセルフブースト・ディスターブウィンドウは４Ｖ以上である請求項９に記載の方法。
【請求項１２】
前記イオン注入は２０ｋｅＶ以上の注入エネルギーを有する請求項９に記載の方法。
【請求項１３】
前記イオン注入は１０14ｃｍ-2未満の注入ドーズ量を有する請求項９に記載の方法。
【請求項１４】
前記アレイの前記不揮発性メモリセルは、複数のＮＡＮＤ列を形成するよう配列されている請求項９に記載の方法。
【請求項１５】
前記誘電体スタック層の前記連続する部分は前記基板からの水素の外方への拡散を阻止する請求項９に記載の方法。
【請求項１６】
前記接合は１００ｎｍより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する請求項９に記載の方法。
【請求項１７】
前記誘電体スタック層形成は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間に阻止誘電体層を形成することと
を含む請求項９に記載の方法。
【請求項１８】
前記誘電体スタック層形成は
前記複数のワード線のうち１つのワード線と前記基板のチャネル表面とのうち一方に接するトンネル誘電体層を形成することと、
該トンネル誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち他方との間に電荷トラップ誘電体層を形成することと、
該電荷トラップ誘電体層と、該複数のワード線のうち該１つのワード線と該チャネル表面とのうち該他方との間に阻止誘電体層を形成することと
を含み、
該トンネル誘電体層形成は
１５Å以下の厚みの第１酸化シリコン層を形成することと、
３０Å以下の厚みの窒化シリコン層を形成することと、
３５Å以下の厚みの第２酸化シリコン層を形成することと
を含む請求項９に記載の方法。
【請求項１９】
不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
該集積回路は
基板と、
該不揮発性メモリセルアレイをアクセスする複数のワード線と、
該不揮発性メモリセルアレイをアクセスする複数のビット線と、
該基板を覆う誘電体スタック層手段と、
該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層手段は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
該各イオン注入領域は該複数のワード線のうち２つの間に配置されている、装置。
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６】
【図１】
【図２】
【図３】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６】
【図１】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２２２９３２（Ｐ２０１１−２２２９３２Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−１５６７４１（Ｐ２０１０−１５６７４１）
【出願日】平成２２年７月９日（２０１０．７．９）
【出願人】（５９９１２９０７４）旺宏電子股▲ふん▼有限公司 (27)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−１５６７４１（Ｐ２０１０−１５６７４１）
【出願日】平成２２年７月９日（２０１０．７．９）
【出願人】（５９９１２９０７４）旺宏電子股▲ふん▼有限公司 (27)
【Ｆターム（参考）】
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