不揮発性半導体記憶装置及びその駆動方法
【課題】動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１においては、シリコン基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体ＭＬが設けられており、積層体ＭＬ内には積層方向に延びる貫通ホール２１が形成されており、各電極膜は複数の制御ゲート電極ＣＧに分断されており、貫通ホール２１の内部にはシリコンピラー３１が埋設されている。また、装置１には、制御ゲート電極ＣＧに対して電位を供給する駆動回路４１が設けられている。そして、貫通ホール２１の径は積層方向における位置によって異なっており、駆動回路４１は、貫通している貫通ホール２１の径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。
【解決手段】不揮発性半導体記憶装置１においては、シリコン基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体ＭＬが設けられており、積層体ＭＬ内には積層方向に延びる貫通ホール２１が形成されており、各電極膜は複数の制御ゲート電極ＣＧに分断されており、貫通ホール２１の内部にはシリコンピラー３１が埋設されている。また、装置１には、制御ゲート電極ＣＧに対して電位を供給する駆動回路４１が設けられている。そして、貫通ホール２１の径は積層方向における位置によって異なっており、駆動回路４１は、貫通している貫通ホール２１の径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその駆動方法に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
【０００３】
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増加がコストの増加の主な要因となる。このため、積層化による１ビット当たりのチップ面積の低減は、チップ平面における微細化ほどにはビット単価の低減に繋がらず、大容量化の方法としては問題がある。
【０００４】
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に、電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上にブロック膜、電荷蓄積膜、トンネル膜をこの順に堆積させてメモリ膜を形成し、貫通ホールの内部にシリコンピラーを埋設する。これにより、各電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成される。
【０００５】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、前記電極膜に対して電位を供給する駆動回路と、を備え、前記貫通ホールの径は、前記積層方向における位置によって異なっており、前記駆動回路は、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、基板、前記基板上に設けられそれぞれ複数の絶縁膜及び電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、及び前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜を含み、前記貫通ホールの径が前記積層方向における位置によって異なっている不揮発性半導体記憶装置の駆動方法であって、前記電極膜に対して電位を印加する際に、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【発明の効果】
【００１０】
本発明によれば、動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置のメモリストリングを例示する回路図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の電極膜を例示する平面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の駆動回路を例示する回路図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を例示する図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の動作において、各段の制御ゲート電極に印加する電位を例示する図である。
【図９】横軸に貫通ホールの直径をとり、縦軸に制御ゲート電極とシリコンピラーとの間の電圧差をとって、印加電位の決定方法を例示するグラフ図である。
【図１０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図である。
【図１１】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１８】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１９】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図４は、本実施形態に係る不揮発性半導体記憶装置のメモリストリングを例示する回路図であり、
図５は、本実施形態に係る不揮発性半導体記憶装置の電極膜を例示する平面図であり、
図６は、本実施形態に係る不揮発性半導体記憶装置の駆動回路を例示する回路図である。
なお、図１及び図２においては、図を見やすくするために、導電部分のみを図示し、絶縁部分は図示を省略している。後述する図１０についても同様である。また、図２においては、図示の便宜上、シリコンピラーはＺ方向の位置に拘わらず同じ太さで描かれている。
【００１３】
先ず、本実施形態の特徴部分を概略的に説明する。
図１に示すように、本実施形態に係る不揮発性半導体記憶装置１の特徴は、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分にメモリトランジスタが設けられた一括加工型の３次元積層型記憶装置において、制御ゲート電極ＣＧに駆動電位を供給する駆動回路４１が、貫通している貫通ホールの径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような駆動電位を印加することである。より具体的には、不揮発性半導体記憶装置１においては、下段に配置された制御ゲート電極ＣＧほど、シリコンピラー３１が埋設される貫通ホールの径が小さくなっているため、駆動回路４１は、下段に配置された制御ゲート電極ＣＧに対してほど、低い駆動電位を印加する。
【００１４】
次に、この不揮発性半導体記憶装置の構成を詳細に説明する。
図２及び図３に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１には、メモリセルが形成されるメモリセル領域と、駆動回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。
【００１５】
先ず、メモリセル領域について説明する。
メモリセル領域の特徴は、メモリセルが３次元的に配列された積層体ＭＬが設けられており、積層体ＭＬを貫く貫通ホール２１の直径が、下方に行くほど細くなっていることである。以下、メモリセル領域の構成を詳細に説明する。
【００１６】
メモリセル領域においては、シリコン基板１１上に絶縁膜１０が設けられており、その上に導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上においては、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されて、積層体ＭＬが構成されている。
【００１７】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１８】
電極膜１４は例えばポリシリコンにより形成されている。積層体ＭＬにおけるＸ方向中央部においては、電極膜１４はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。なお、後述するように、積層体ＭＬにおけるＸ方向両端部においては、電極膜１４はＹ方向に沿っては分断されておらず、１対の櫛状の形状をなしている。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。
【００１９】
積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。導電膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧは制御ゲート電極ＣＧと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。
【００２０】
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。
【００２１】
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。Ｚ方向から見て、貫通ホール２１の形状は例えば円形である。一方、貫通ホール２１の側面は垂直方向に対して傾斜しており、貫通ホール２１は下方にいくほど細くなっている。各貫通ホール２１は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧはＸ方向に延びているため、Ｘ方向に配列された複数本の貫通ホール２１は、同一の制御ゲート電極ＣＧを貫いている。また、Ｙ方向における貫通ホール２１の配列周期は、制御ゲート電極ＣＧの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホール２１は２個で１組となり、同じ組に属する貫通ホール２１は同じ制御ゲート電極ＣＧを貫いている。
【００２２】
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００２３】
Ｕ字孔２３の内面上には、例えばシリコン窒化物からなるバリア膜（図示せず）を介して、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側から順に、絶縁性のブロック膜２５、電荷蓄積膜２６、絶縁性のトンネル膜２７が積層されている。ブロック膜２５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、例えば、誘電率が電荷蓄積膜２６を形成する材料の誘電率よりも高い高誘電率材料によって形成されており、例えば、シリコン酸化物によって形成されている。電荷蓄積膜２６は、電荷をトラップする能力がある膜であり、例えば、シリコン窒化物により形成されている。トンネル膜２７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えばシリコン酸化物により形成されている。Ｕ字孔２３の内面上の全領域において、ＯＮＯ膜２４の膜厚はほぼ均一である。
【００２４】
また、Ｕ字孔２３の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部には、Ｕ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる柱状であり、例えば円柱状である。但し、上述の如く、貫通ホール２１の直径は下方にいくほど細くなっているため、その内部に埋め込まれたシリコンピラー３１の直径も、下方にいくほど細くなっている。また、接続部材３２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３３は、ＯＮＯ膜２４によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。
【００２５】
また、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール５１は、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホール５１の配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホール５１は、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。
【００２６】
貫通ホール５１の内面上には、ゲート絶縁膜２８が形成されている。また、貫通ホール５１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３４となっている。シリコンピラー３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。更に、シリコンピラー３４は、ゲート絶縁膜２８によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
【００２７】
以下、Ｕ字ピラー３０と、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。Ｕ字ピラー３０は、Ｙ方向において隣り合う１対のシリコンピラー３４及び３１が、接続部材３２によって相互に接続されて構成されている。一方、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー３０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー３０に属する１対のシリコンピラー３１、すなわち、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー３０に属する２本のシリコンピラー３１であって、隣り合う２本のシリコンピラー３１は、共通の制御ゲート電極ＣＧを貫いている。
【００２８】
また、Ｙ方向に配列された複数本のシリコンピラー３４は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー３０に属する１対のシリコンピラー３４も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー３０は、共通の１対の選択ゲートＳＧを貫いている。
【００２９】
更に、各Ｕ字ピラー３０に属する１対のシリコンピラー３４のうち、１本のシリコンピラー３４は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３４は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図１乃至図４においては、Ｕ字ピラー３０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー３０は、共通のソース線ＳＬに接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー３０の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー３０とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー３０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
【００３０】
そして、図１乃至図４に示すように、装置１においては、シリコンピラー３１がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタ３５が形成される。各メモリトランジスタ３５は、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積膜２６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ３５が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００３１】
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタ３６が形成される。この選択トランジスタ３６も、上述のメモリトランジスタ３５と同様に、縦型トランジスタである。
【００３２】
更に、接続部材３２とバックゲートＢＧとの間には、ＯＮＯ膜２４が介在するため、接続部材３２をチャネルとし、バックゲートＢＧをゲート電極とし、ＯＮＯ膜２４をゲート絶縁膜としたバックゲートトランジスタ３７が形成される。すなわち、バックゲートＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
【００３３】
この結果、図４に示すように、各Ｕ字ピラー３０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング３８が構成される。メモリストリング３８においては、両端部に選択トランジスタ３６が設けられ、中央部にバックゲートトランジスタ３７が設けられ、各選択トランジスタ３６とバックゲートトランジスタ３７との間に、電極膜１４の積層数と同数のメモリトランジスタ３５が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ３５は、Ｕ字シリコン部材３３毎にメモリストリング３８としてまとめられる。
【００３４】
そして、図５に示すように、装置１のメモリセル形成領域は、複数のブロック５０に分けられている。以下、ブロック５０と各導電部材との位置関係について説明する。
図５に示すように、メモリセル形成領域において設定された複数のブロック５０は、Ｙ方向に沿って配列されている。そして、装置１に設けられた導電部材のうち、Ｘ方向に延びる導電部材、すなわち、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧと、Ｚ方向に延びるＵ字ピラー３０は、ブロック５０毎に組分けされている。また、ＸＹ平面に沿って形成されているバックゲートＢＧは、ブロック５０毎に分割されており、相互に電気的に分離されている。一方、Ｙ方向に延びるビット線ＢＬは、全てのブロック５０を通過するように延びており、全てのブロック５０で共有されている。更にまた、シリコン基板１１におけるブロック５０間の領域には、素子分離膜（図示せず）が形成されている。
【００３５】
また、各ブロック５０に属する制御ゲート電極ＣＧは、更に２つのグループに組分けされている。すなわち、制御ゲート電極ＣＧは、ソース線ＳＬの直下域に配置され、上端部がソース線ＳＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図５では「制御ゲート電極ＣＧｓ」と表記する）と、ソース線ＳＬの直下域から外れた領域に配置され、上端部がビット線ＢＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図５では「制御ゲート電極ＣＧｂ」と表記する）とに分かれている。そして、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとはＹ方向に沿って交互に配列されており、制御ゲート電極ＣＧｓ同士は共通接続されており、制御ゲート電極ＣＧｂ同士も共通接続されている。また、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとは電気的に分離されている。
【００３６】
具体的には、図５に示すように、電極膜１４（図１参照）は、積層体ＭＬのＸ方向両端部においてはＹ方向に沿って分断されておらず、Ｘ方向に延びる切込が断続的に形成されている。これにより、各ブロック５０において、電極膜１４は相互に噛み合った１対の櫛状のパターンに分割されており、それぞれ、制御ゲート電極ＣＧｓ及び制御ゲート電極ＣＧｂとなっている。なお、図５においては、図を簡略化するために、制御ゲート電極ＣＧｓの櫛の歯は３本とし、制御ゲートＣＧｂの櫛の歯は２本としているが、本実施形態はこれに限定されず、櫛の歯の数はより多くてもよい。
【００３７】
次に、周辺回路領域について説明する。
図６に示すように、周辺回路領域においては、メモリストリング３８を駆動する駆動回路４１が設けられている。駆動回路４１においては、積層体ＭＬに形成された各段の制御ゲート電極ＣＧｂ及び選択ゲート電極ＳＧｂに対して駆動電位を印加する電位供給部４２ｂと、各段の制御ゲート電極ＣＧｓ及び選択ゲート電極ＳＧｓに対して駆動電位を印加する電位供給部４２ｓと、制御信号を出力するデコーダ４３とが設けられている。
【００３８】
電位供給部４２ｂには、ポンプ回路部４４が設けられている。ポンプ回路部４４には、ｎ個のポンプ回路４５（１）〜４５（ｎ）が設けられている。ｎは電極膜１４の段数である。各ポンプ回路４５は、供給された電圧を所定量だけ昇圧させる回路であり、その昇圧量はポンプ回路毎に異なっている。
【００３９】
また、電位供給部４２ｂには、スイッチ回路部４６が設けられている。スイッチ回路部４６においては、ｎ個のスイッチ素子４７（１）〜４７（ｎ）が設けられている。ｋを１〜ｎの整数とするとき、スイッチ素子４７（ｋ）は、一端がポンプ回路４５（ｋ）に接続され、他端が積層体ＭＬの下からｋ段目の制御ゲート電極ＣＧｂに接続されており、デコーダ４３から出力される制御信号に基づいて、ポンプ回路４５（ｋ）を下からｋ段目の制御ゲート電極ＣＧｂに接続するか否かを切り替える。例えば、各スイッチ素子４７はＭＯＳＦＥＴにより形成されており、ソース・ドレインの一方がポンプ回路４５に接続され、他方が制御ゲート電極ＣＧｂに接続され、ゲートがデコーダ４３の出力端子に共通接続されている。これにより、デコーダ４３から所定の制御信号が出力されている期間だけ、ポンプ回路４５を制御ゲート電極ＣＧｂに接続する。
【００４０】
電位供給部４２ｓの構成も、電位供給部４２ｂと同様である。すなわち、電位供給部４２ｓにもポンプ回路部４４及びスイッチ回路部４６が設けられており、デコーダ４３から出力される制御信号に基づいて、各スイッチ素子４７が各ポンプ回路４５を各制御ゲート電極ＣＧｓに接続する。
【００４１】
次に、上述の如く構成された本実施形態に係る不揮発性半導体記憶装置１の動作について説明する。
図７は、本実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を例示する図であり、
図８は、本実施形態に係る不揮発性半導体記憶装置の動作において、各段の制御ゲート電極に印加する電位を例示する図であり、
図９は、横軸に貫通ホールの直径をとり、縦軸に制御ゲート電極とシリコンピラーとの間の電圧差をとって、印加電位の決定方法を例示するグラフ図である。
【００４２】
以下の説明では、メモリトランジスタ３５はｎチャネル型の電界効果トランジスタであるものとする。また、メモリトランジスタ３５において、電荷蓄積膜２６に電子が蓄積され、閾値が正にシフトした状態を値「０」とし、電荷蓄積膜２６に電子が蓄積されておらず、閾値がシフトしていない状態を値「１」とする。更に、制御ゲート電極の段数（ｎ）は４であるものとし、データの書込及び読出の対象となるメモリトランジスタ３５（以下、「選択セル」という）は、上端部がビット線ＢＬに接続されたシリコンピラーにおける下から３段目のメモリトランジスタであるものとする。すなわち、下から３段目の制御ゲート電極ＣＧｂが選択セルのゲート電極となる。更にまた、初期状態においては、全てのメモリトランジスタ３５に電子が蓄積されておらず、従って、値「１」が書き込まれているものとする。
【００４３】
（書込動作）
先ず、各メモリトランジスタ３５に任意のデータを書き込む書込動作について説明する。データの書込は、１ブロックずつ順番に、Ｘ方向に配列された複数個の選択セルに対して同時に行う。図２に示すように、これらの複数個の選択セルは、相互に異なるメモリストリング３８に属しているが、同一の制御ゲート電極ＣＧを共有している。また、これらの選択セルが属する複数本のメモリストリング３８は、相互に異なるビット線ＢＬに接続されているが、共通の選択ゲート電極ＳＧを貫いており、共通のソース線ＳＬに接続されている。
【００４４】
先ず、書込対象となるメモリトランジスタ３５（選択セル）が属するメモリストリング３８（以下、「選択ストリング」という）のＹ座標を選択する。具体的には、図７に示すように、駆動回路４１が選択ストリングの選択ゲート電極ＳＧｂに対して選択ゲート電位Ｖｓｇを印加し、選択ゲート電極ＳＧｓに対してオフ電位Ｖｏｆｆを印加する。また、駆動回路４１は、非選択のメモリストリング３８の選択ゲート電極ＳＧｂ及びＳＧｓに対してオフ電位Ｖｏｆｆを印加する。オフ電位Ｖｏｆｆとは、そのゲート電極が構成するトランジスタがオフ状態となるような電位であり、例えば、基準電位Ｖｓｓである。基準電位Ｖｓｓは、例えば接地電位（０Ｖ）である。選択ゲート電位Ｖｓｇとは、その選択ゲート電極ＳＧが構成する選択トランジスタ３６の導通状態が、シリコンピラーの電位（ボディ電位）によって決定されるような電位であり、例えば、基準電位Ｖｓｓよりも高い電位である。更に、バックゲートＢＧの電位はオン電位Ｖｏｎとする。オン電位Ｖｏｎとは、そのゲート電極が構成するトランジスタがオン状態となるような電位であり、例えば、電源電位Ｖｄｄ（例えば、３．０Ｖ）である。
【００４５】
これにより、選択ストリングのビット線側の選択トランジスタ３６は、ビット線ＢＬの電位によってオン状態とオフ状態とが切り替わる状態となり、ソース線側の選択トランジスタ３６はオフ状態となる。また、非選択のメモリストリング３８の選択トランジスタ３６は全てオフ状態となる。更に、全てのメモリストリング３８のバックゲートトランジスタ３７がオン状態となる。
【００４６】
次に、ビット線ＢＬのうち、値「０」を書き込む選択セルが接続されたビット線ＢＬには基準電位Ｖｓｓ（例えば、０Ｖ）を印加し、値「１」を書き込む選択セルが接続されたビット線ＢＬには電源電位Ｖｄｄ（例えば、３．０Ｖ）を印加する。一方、全てのソース線ＳＬに電源電位Ｖｄｄを印加する。
【００４７】
この状態で、選択ストリングにおける選択セルの位置を選択する。具体的には、駆動回路４１が、選択セルを構成する制御ゲート電極ＣＧ、例えば、下から３層目の制御ゲート電極ＣＧｂの電位を書込電位Ｖｐｇｍ（例えば、１８Ｖ）に昇圧させ、それ以外の制御ゲート電極ＣＧ、すなわち、３段目以外の制御ゲート電極ＣＧｂ及び全ての制御ゲート電極ＣＧｓの電位を中間電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。このとき、３層目の制御ゲート電極ＣＧｂ同士は互いに接続されているため、非選択のメモリストリングにおいても、３層目の制御ゲート電極ＣＧｂには書込電位Ｖｐｇｍが印加される。書込電位Ｖｐｇｍは、シリコンピラー３１からＯＮＯ膜２４の電荷蓄積膜２６に対して電子を注入することができる十分に高い電位であり、基準電位Ｖｓｓ及び選択ゲート電位Ｖｓｇよりも高い電位である。すなわち、Ｖｓｓ＜Ｖｓｇ＜Ｖｐｇｍである。また、中間電位Ｖｐａｓｓは基準電位Ｖｓｓよりは高い電位であるが、書込電位Ｖｐｇｍよりは低い電位である。すなわち、Ｖｓｓ＜Ｖｐａｓｓ＜Ｖｐｇｍである。但し、後述するように、書込電位Ｖｐｇｍの値は、印加対象とする制御ゲート電極ＣＧが配置されている段によって異ならせる。
【００４８】
これにより、値「０」を書き込む選択セルについては、ビット線ＢＬの電位が基準電位Ｖｓｓ（例えば、０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差が閾値を超え、この選択トランジスタ３６はオン状態となる。この結果、選択セルのボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近くなる。また、選択セルの制御ゲート電極ＣＧの電位は書込電位Ｖｐｇｍ（例えば、１８Ｖ）である。従って、選択セルにおけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は十分に大きくなり、この電位差によって高温の電子が生成され、シリコンピラー３１からトンネル膜２７を介して電荷蓄積膜２６に注入される。これにより、この選択セルに値「０」が書き込まれる。
【００４９】
一方、値「１」を書き込む選択セルについては、ビット線ＢＬの電位が正電位Ｖｄｄ（例えば、３．０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差は小さく、この選択トランジスタ３６はバックゲート効果によりオフ状態となる。これにより、シリコンピラー３１はフローティング状態となり、選択セルのボディ電位Ｖｂｏｄｙは、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）が印加された制御ゲート電極ＣＧとのカップリングにより、高い値に維持される。このため、選択セルにおける制御ゲート電極ＣＧ３の書込電位Ｖｐｇｍ（例えば、１８Ｖ）とボディ電位Ｖｂｏｄｙとの差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積膜２６に電子は注入されない。この結果、この選択セルに値「１」が書き込まれる。
【００５０】
また、非選択のメモリストリング３８においては、両端部の選択トランジスタ３６が共にオフ状態となるため、シリコンピラー３１の電位はフローティング状態となる。この場合、シリコンピラー３１のボディ電位Ｖｂｏｄｙは、制御ゲート電極ＣＧに印加する電位及びその昇圧レートと、選択ゲート電極ＳＧの電位とにより制御することができ、高い電位に維持することができる。この結果、メモリトランジスタ３５におけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積膜２６には電子が注入されず、元の値が保持される。
【００５１】
このように、本実施形態においては、選択トランジスタの導通状態を制御して書き込む行（Ｙ座標）を選択し、Ｘ方向に配列されたメモリストリング３８の行単位で順番にデータを書き込む。このとき、制御ゲート電極の電位は、ブロック単位で制御される。このため、書込時のディスターブは、ブロック内のメモリストリングにデータを書き込むために必要な時間の合計量を考慮すればよいことになる。これにより、ブロックサイズを調整することにより、ディスターブ時間を制御することが可能となる。
【００５２】
そして、本実施形態においては、図６に示すように、駆動回路４１に複数のポンプ回路４５が設けられているため、図８に示すように、書込電位Ｖｐｇｍとして複数水準の電位を生成することができる。そして、デコーダ４３が出力する制御信号に基づいて、スイッチ回路部４６の各スイッチ素子４７が各ポンプ回路４５を各段の制御ゲート電極ＣＧに接続することにより、各ポンプ回路４５によって生成された書込電位Ｖｐｇｍを、各段の制御ゲート電極ＣＧに印加することができる。このようにして、書込電位Ｖｐｇｍの値を、印加対象とする制御ゲート電極ＣＧが配置されている段によって異ならせることができる。
【００５３】
すなわち、図８に示すように、下から４段目、すなわち、最上段の制御ゲート電極ＣＧ４に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０）とし、下から３段目の制御ゲート電極ＣＧ３に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０）よりも低い（Ｖｐｇｍ０−ΔＶｐｇｍ１）とし、下から２段目の制御ゲート電極ＣＧ２に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０−ΔＶｐｇｍ１）よりも低い（Ｖｐｇｍ０−ΔＶｐｇｍ２）とし、最下段の制御ゲート電極ＣＧ１に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０−ΔＶｐｇｍ２）よりも低い（Ｖｐｇｍ０−ΔＶｐｇｍ３）とする。なお、０＜ΔＶｐｇｍ１＜ΔＶｐｇｍ２＜ΔＶｐｇｍ３である。
【００５４】
仮に、制御ゲート電極ＣＧに印加する電位の値が同じであれば、トンネル膜２７に印加される電界の強度は、電荷蓄積膜２６の内表面と外表面との面積比が大きいほど強くなる。このため、貫通ホール２１の直径が小さいほど、トンネル膜２７に印加される電界の強度が強くなる。これにより、値「０」を書き込む予定のメモリトランジスタ３５のトンネル膜２７に、トンネル効果によって電子電流が流れてしまい、誤って値「１」が書き込まれてしまう誤書込（プログラム・ディスターブ）が発生する可能性がある。また、このような誤書込が発生しない場合でも、貫通ホール２１の直径が小さいメモリトランジスタにおいては、シリコンピラー３１から電荷蓄積膜２６に注入される電子の量が多くなり、電荷蓄積膜２６に注入される電荷量が不均一になってしまう。
【００５５】
そこで、本実施形態においては、上述の如く、より下方に位置し、貫通ホール２１の直径がより小さいメモリトランジスタほど、書込電位Ｖｐｇｍとして低い電位を印加する。このとき、シリコンピラー３１のボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近い電位であるから、より下方に配置されたメモリトランジスタほど、制御ゲート電極ＣＧとシリコンピラー３１との間の電位差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなる。そして、電位差（Ｖｐｇｍ−Ｖｂｏｄｙ）が小さいほど、トンネル膜２７に印加される電界は弱くなる。
【００５６】
このように、本実施形態においては、駆動回路４１が、より下方に配置された制御ゲート電極ＣＧほど、より低い書込電位Ｖｐｇｍを印加することにより、貫通ホール２１の直径が小さくなることに起因する電界強度の増加を打ち消し、トンネル膜２７に印加される電界強度を均一化することができる。この結果、下方に配置され、貫通ホール２１の直径が小さいメモリトランジスタ３５においても誤書込（プログラム・ディスターブ）が発生しにくくなる。また、一度の書込動作で各メモリトランジスタ３５の電荷蓄積膜２６に注入する電子の量を均一にすることができ、メモリトランジスタの駆動を安定させることができる。また、注入される電子の量が均一化されるため、各メモリトランジスタ３５に対する書込動作時間も均一化される。これにより、装置１全体の書込動作時間を短縮し、動作速度を向上させることができる。
【００５７】
次に、書込電位Ｖｐｇｍの値の決定方法について説明する。図９に示すように、あるメモリトランジスタにおける貫通ホール２１の直径をｒ（μｍ）とし、制御ゲート電極ＣＧとシリコンピラー３１との間の電位差（Ｖｐｇｍ−Ｖｂｏｄｙ）をＶとするとき、電位差Ｖが下記数式１に従うように、書込電位Ｖｐｇｍの値を決定すれば、トンネル膜２７に印加される電界の強度が均一になる。ここで、下記数式１及び図９に示す電位差Ｖの値は、貫通ホール２１の直径が０．０６μｍ（＝６０ｎｍ）であるときの電位差Ｖ（＝Ｖｐｇｍ−Ｖｂｏｄｙ）の値を１とした場合の相対値である。下記数式１は、少なくともｒの値が０．０５〜０．０１μｍの範囲内において、有効な近似を与える。
【００５８】
【数１】
【００５９】
（読出動作）
次に、任意のメモリトランジスタ３５に書き込まれたデータを読み出す読出動作について説明する。図７に示すように、駆動回路４１が、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、駆動回路４１は、選択ストリングの選択ゲート電極ＳＧｓ及びＳＧｂにオン電位Ｖｏｎ（例えば、３．０Ｖ）を印加して、選択トランジスタ３６をオン状態とする。一方、駆動回路４１は、非選択のメモリストリング３８の選択ゲート電極ＳＧｓ及びＳＧｂにはオフ電位Ｖｏｆｆ（例えば、０Ｖ）を印加して、選択トランジスタ３６をオフ状態とする。
【００６０】
そして、駆動回路４１が、選択セルの制御ゲート電極ＣＧ、すなわち、下から３層目の制御ゲート電極ＣＧｂに対して、選択セルの値によって導通状態が異なるような電位を印加する。この電位は、選択セルの値が「０」、すなわち、電荷蓄積膜２６に電子が蓄積されていて閾値が正にシフトしている場合はボディに電流が流れず、選択セルの値が「１」、すなわち、電荷蓄積膜２６に電子が蓄積されておらず閾値がシフトしていなければボディに電流が流れるような電位であり、例えば、基準電位Ｖｓｓ（例えば、０Ｖ）である。また、選択セル以外のメモリトランジスタ３５を構成する制御ゲート電極に対して、これらのメモリトランジスタ３５がその値によらずオン状態となるような読出電位Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。
【００６１】
この状態で、各ビット線ＢＬに電位Ｖｂｌ（例えば、０．７Ｖ）、各ソース線ＳＬに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。この結果、選択セルの値が「１」であれば選択ストリングに電流が流れ、選択セルの値が「０」であれば選択ストリングに電流が流れない。従って、ビット線ＢＬから選択ストリングを介してソース線ＳＬに流れる電流を検出するか、ビット線ＢＬの電位降下を検出することにより、選択セルの値を読み出すことができる。例えば、選択セルの値が「１」であれば、ビット線ＢＬの電位が変化するため、その変化をビット線増幅回路（図示せず）によって増幅して検出し、その検出結果をデータとしてデータバッファー（図示せず）に蓄積する。なお、非選択のメモリストリング３８については、選択トランジスタ３６がオフ状態であるため、メモリトランジスタ３５に記憶された値に拘わらず、電流は流れない。
【００６２】
そして、本実施形態においては、駆動回路４１が、ポンプ回路４５によって、読出電位Ｖｒｅａｄの値を、印加対象とする制御ゲート電極ＣＧが配置されている段によって異ならせる。すなわち、図８に示すように、下から４段目、すなわち、最上段の制御ゲート電極ＣＧ４に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０）とし、下から３段目の制御ゲート電極ＣＧ３に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０）よりも低い（Ｖｒｅａｄ０−ΔＶｒｅａｄ１）とし、下から２段目の制御ゲート電極ＣＧ２に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０−ΔＶｒｅａｄ１）よりも低い（Ｖｒｅａｄ０−ΔＶｒｅａｄ２）とし、最下段の制御ゲート電極ＣＧ１に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０−ΔＶｒｅａｄ２）よりも低い（Ｖｒｅａｄ０−ΔＶｒｅａｄ３）とする。なお、０＜ΔＶｒｅａｄ１＜ΔＶｒｅａｄ２＜ΔＶｒｅａｄ３である。
【００６３】
上述の如く、仮に各制御ゲート電極ＣＧに印加される電位が同じであれば、各メモリトランジスタのトンネル膜２７に印加される電界の強度は、貫通ホール２１の直径が小さいほど強くなる。そして、読出動作において、トンネル膜２７に印加される電界が強くなり過ぎると、トンネル膜２７にトンネル効果によって電子電流が流れてしまい、メモリトランジスタに書き込まれている値「０」が値「１」に変化してしまう現象（リード・ディスターブ）が発生する。
【００６４】
そこで、本実施形態においては、上述の如く、より下方に位置し、貫通ホール２１の直径がより小さい制御ゲート電極ＣＧほど、読出電位Ｖｒｅａｄとしてより低い電位を印加する。これにより、貫通ホール２１の直径が小さくなることに起因する電界強度の増加を、読出電位Ｖｒｅａｄを低くすることによって打ち消し、トンネル膜２７に印加される電界強度を均一化する。この結果、メモリトランジスタのリード・ディスターブを防止することができる。なお、上述の書込動作の場合と同様な理由により、読出電位Ｖｒｅａｄの値は、上記数式１に従って決定することが好ましい。
【００６５】
（消去動作）
次に、メモリトランジスタに書き込まれたデータを消去する消去動作について説明する。データの消去はブロック単位で行う。図７に示すように、駆動回路４１は、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、消去対象となるブロック（以下、「選択ブロック」ともいう）の全ての制御ゲート電極ＣＧに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。更に、ビット線ＢＬ及びソース線ＳＬの電位を消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）に昇圧する。更にまた、選択ゲート電極ＳＧｂ及びＳＧｓに消去電位Ｖｅｒａｓｅよりも低い選択ゲート電位Ｖｓｇを印加する。すなわち、Ｖｓｇ＜Ｖｅｒａｓｅとする。
【００６６】
これにより、ビット線ＢＬ及びソース線ＳＬの電位は消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）となり、選択ゲート電極ＳＧｂ及びＳＧｓの電位は選択ゲート電位Ｖｓｇとなるため、ビット線ＢＬと選択ゲート電極ＳＧｂとの電位差、及び、ソース線ＳＬと選択ゲート電極ＳＧｓとの電位差によるバンド間トンネリングによってホール電流が発生し、シリコンピラー３１の電位、すなわち、ボディ電位が昇圧する。一方、消去対象となるブロック（選択ブロック）の制御ゲート電極ＣＧには基準電位Ｖｓｓ（例えば、０Ｖ）が印加されているため、シリコンピラー３１と制御ゲート電極ＣＧとの間の電位差により、ホールがメモリトランジスタ３５の電荷蓄積膜２６に注入され、電荷蓄積膜２６内の電子が対消滅する。この結果、データが消去される。なお、ホール電流の注入によりボディ電位が上昇するため、電荷蓄積膜２６に十分なホールを注入するためには、消去電位Ｖｅｒａｓｅと選択ゲート電位Ｖｓｇとの電位差を十分にとる必要があるが、同時に、過剰な電位差により選択トランジスタ３６のゲート絶縁膜３８が破壊されないように調整する必要がある。
【００６７】
一方、消去対象としないブロック（非選択のブロック）においては、選択ゲート電極ＳＧｂ及びＳＧｓの電位をビット線ＢＬ及びソース線ＳＬの電位に近い電位まで昇圧させて、ビット線ＢＬ又はソース線ＳＬに接続された拡散層と選択ゲート電極ＳＧｂ又はＳＧｓとの間の電界を弱め、ホール電流が発生しないようにする。又は、制御ゲート電極ＣＧの電位をシリコンピラー３１と同時に昇圧させて、シリコンピラー３１内のホールが電荷蓄積膜２６に注入されないようにする。これにより、非選択のブロックにおいては、メモリトランジスタ３５に既に書き込まれている値がそのまま保持される。
【００６８】
消去動作においても、駆動回路４１が、下方に配置された選択ゲート電極ＣＧほど、基準電位Ｖｓｓとしてより高い電位を供給すれば、下方に配置されたメモリトランジスタほど、シリコンピラー３１と制御ゲート電極ＣＧとの間の電位差が小さくなり、ＯＮＯ膜２４に印加される電界を均一化することができる。これにより、消去動作時に、貫通ホールの直径が小さいメモリトランジスタに過大な電界が印加され、トンネル効果により制御ゲート電極ＣＧから電荷蓄積膜２６に対して電子が注入されることを防止できる。この結果、消去動作に必要なホールの注入、すなわち、シリコンピラー３１から電荷蓄積膜２６に向かうホールの注入を、制御ゲート電極ＣＧから電荷蓄積膜２６に向かう電子の逆注入によって打ち消してしまうことを防止し、消去動作を確実に実施することができる。
【００６９】
次に、本実施形態の効果について説明する。
本実施形態によれば、上述の如く、駆動回路４１に複数のポンプ回路４５が設けられており、各ポンプ回路４５が各スイッチ素子４７を介して各段の制御ゲート電極ＣＧに接続されていることにより、各段の制御ゲート電極ＣＧに対して、相互に異なる駆動電位を印加することができる。これにより、下方に位置し、貫通ホール２１の直径が小さいメモリトランジスタほど、制御ゲート電極ＣＧとシリコンピラー３１との間の電位差を小さくすることができ、各メモリトランジスタのＯＮＯ膜２４に印加される電界強度を均一化することができる。この結果、メモリトランジスタの誤動作を防止することができる。この技術は、書込動作、読出動作及び消去動作のうち少なくとも１つの動作において、その動作でシリコンピラーとの間の電位差が最も高くなるような電位を制御ゲート電極に対して供給する際に適用すれば、大きな効果を得ることができる。
【００７０】
次に、本発明の第２の実施形態について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図である。
図１０に示すように、本実施形態においては、貫通ホールが２段構成になっており、各段において、下方に行くほど細くなっている。すなわち、積層体ＭＬは、Ｚ方向に配列された２つの部分積層体ＭＬ１及びＭＬ２からなり、部分積層体ＭＬ１上に部分積層体ＭＬ２が積み重ねられている。部分積層体ＭＬ１及びＭＬ２においては、それぞれ複数枚の絶縁膜１５及び電極膜１４が積層されている。また、貫通ホール２１のうち、部分積層体ＭＬ１内に形成された下部２１ａと、部分積層体ＭＬ２内に形成された上部２１ｂは、それぞれ、下方に行くほど細いテーパー状になっている。このため、下部２１ａの上端部は上部２１ｂの下端部よりも太くなっており、貫通ホール２１の内面における下部２１ａと上部２１ｂとの境界部分には段差が形成されている。
【００７１】
そして、駆動回路４１は、部分積層体ＭＬ１内に配置された複数の電極膜１４のうち、下方、すなわち、シリコン基板１１側に配置された電極膜１４ほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。同様に、駆動回路４１は、部分積層体ＭＬ２内に配置された複数の電極膜１４のうち、下方に配置された電極膜１４ほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。これにより、本実施形態においても、貫通ホール２１の直径の変動に起因する電界強度のばらつきを、駆動電位を異ならせることによって補償することができ、各メモリトランジスタ３５のＯＮＯ膜２４に印加される電界強度を均一化することができる。この結果、メモリトランジスタの誤動作を防止することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００７２】
なお、部分積層体は３段以上積み重ねられていてもよい。この場合、駆動回路４１は、各部分積層体内に配置された電極膜１４（制御ゲート電極ＣＧ）のうち、下方に配置された電極膜ほど、シリコンシリコンピラー３１との間の電位差が小さくなるような電位を印加すればよい。
【００７３】
次に、本発明の第３の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る不揮発性半導体記憶装置１の製造方法の実施形態である。
図１１乃至図１９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
なお、図１１乃至図１９は、図３と同じ断面を示している。
【００７４】
先ず、図１１に示すように、シリコン基板１１を用意する。このシリコン基板１１には、メモリセル形成領域が設定されており、メモリセル形成領域の周囲には周辺回路領域（図示せず）が設定されている。そして、シリコン基板１１の上層部分の所定の領域に、素子分離膜を形成する。次に、周辺回路領域において、高耐圧トランジスタのための厚膜ゲート絶縁膜と低耐圧トランジスタのための薄膜ゲート絶縁膜を作り分ける。このとき、メモリセル形成領域においても、シリコン基板１１上に絶縁膜１０を形成する。
【００７５】
次に、絶縁膜１０上に、導電膜としてのポリシリコン膜１２を例えば２００ｎｍの厚さに堆積させる。そして、メモリセル形成領域において、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１２の上面に形成された凹部である。
【００７６】
次に、図１２に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３及びポリシリコン膜１２を例えばフォトリソグラフィ及びＲＩＥにより加工する。これにより、メモリセル形成領域においてポリシリコン膜１２をブロック５０（図５参照）毎に分断し、各ブロック５０にポリシリコン膜１２からなる平板状のバックゲートＢＧを形成すると共に、周辺回路領域においてポリシリコン膜１２からなるゲート電極を形成する。
【００７７】
その後、周辺回路領域において、シリコン酸化物からなるスペーサを形成し、イオン注入を行って拡散層を形成する。次に、周辺回路領域において、層間絶縁膜を堆積させ、平坦化し、上面がポリシリコン膜１２の上面と同じ高さになるようにリセスする。次に、犠牲膜５３をリセスして、ポリシリコン膜１２上から除去し、溝５２の内部のみに残留させる。
【００７８】
次に、図１３に示すように、メモリセル形成領域において、バックゲートＢＧ（ポリシリコン膜１２）上に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１４とを、交互に堆積させ、積層体ＭＬを形成する。
【００７９】
次に、図１４に示すように、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２１を一括で形成する。貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２１の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲材５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２１を到達させる。更に、Ｚ方向から見て、貫通ホール２１の形状は円形とする。このとき、貫通ホール２１の内側面は、不可避的にＺ方向に対して傾斜したテーパー状になる。この結果、貫通ホール２１は、上端部が最も太く、下方に行くほど細くなる逆円錐台形状に形成される。
【００８０】
次に、図１５に示すように、貫通ホール２１を介してウェットエッチングを行い、溝５２内の犠牲膜５３（図１４参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１により、１本の連続したＵ字孔２３が形成される。
【００８１】
次に、図１６に示すように、例えばシリコン窒化物からなるバリア膜（図示せず）を形成した後、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を連続的に堆積させる。これにより、Ｕ字孔２３の内面上に、バリア膜を介して、シリコン酸化膜からなるブロック膜２５、シリコン窒化膜からなる電荷蓄積膜２６、シリコン酸化膜からなるトンネル膜２７がこの順に積層され、ＯＮＯ膜２４が形成される。
【００８２】
次に、全面にアモルファスシリコンを堆積させる。これにより、Ｕ字孔２３内にアモルファスシリコンが埋め込まれ、Ｕ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた１対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。その後、積層体ＭＬ上に堆積されたアモルファスシリコン、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を除去する。
【００８３】
次に、図１７に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は、接続部材３２に接続された２本のシリコンピラー３１の間の領域をつなぐようにＸ方向に延び、最下層の絶縁膜１５まで到達するように形成する。
【００８４】
このとき、図５に示すように、溝５４は、電極膜１４を相互に噛み合った１対の櫛状のパターンに分断するように形成する。すなわち、積層体ＭＬのＸ方向中央部においては、溝５４はＸ方向に延びるように形成する。これにより、電極膜１４を、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。このとき、Ｙ方向における接続部材３２間の領域の直上域には、溝５４を形成しない。これにより、各制御ゲート電極ＣＧは、Ｙ方向に沿って配列された２本のシリコンピラー３１によって貫通される。また、積層体ＭＬのＸ方向両端部においては、溝５４はＸ方向には延ばさずに、Ｙ方向に断続的に延びるように形成する。これにより、積層体ＭＬのＸ方向中央部においてＹ方向に沿って交互に配置された制御ゲート電極ＣＧｂ及びＣＧｓが、積層体ＭＬのＸ方向の各端部において、それぞれ共通接続される。
【００８５】
次に、図１８に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる導電膜１７を堆積し、エッチングしてメモリセル領域のみに残留させる。
【００８６】
次に、例えば、導電膜１７上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁膜（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁膜によって埋め込まれる。
【００８７】
その後、導電膜１７上に絶縁膜１８を形成する。そして、絶縁膜１８、導電膜１７及び絶縁膜１６を貫通し、積層体ＭＬ内の貫通ホール２１の上端に到達するように、貫通ホール５１を形成する。
【００８８】
次に、図１９に示すように、全面に絶縁膜を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁膜をエッチバックして、貫通ホール５１内にのみ残留させる。これにより、貫通ホール５１の内面上にゲート絶縁膜２８が形成されると共に、アモルファスシリコンが埋め込まれる。次に、温度が例えば６００℃の熱処理を行い、貫通ホール５１内のアモルファスシリコンを結晶化させてポリシリコンとする。そして、このポリシリコンに対して、ヒ素（Ａｓ）を例えば加速電圧を４０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２としてイオン注入し、ドレイン拡散層（図示せず）を形成する。これにより、貫通ホール５１内にシリコンピラー３４が形成される。シリコンピラー３４はシリコンピラー３１に接続される。
【００８９】
次に、絶縁膜１８及び導電膜１７に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３４間の領域に、Ｘ方向に延びる溝５５を形成する。これにより、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。
【００９０】
次に、図３に示すように、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３４のドレイン拡散層に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁膜（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３４のドレイン拡散層に接続される。一方、通常の方法により、周辺回路領域に駆動回路４１（図６参照）を形成する。これにより、不揮発性半導体記憶装置１が製造される。
【００９１】
本実施形態によれば、前述の第１の実施形態に係る不揮発性半導体記憶装置１を製造することができる。そして、本実施形態によれば、駆動回路４１が各段の制御ゲート電極ＣＧに相互に異なる電位を供給することにより、各メモリトランジスタ３５のＯＮＯ膜２４に印加される電界を均一化するため、貫通ホール２１の直径を過剰に均一化する必要がない。このため、貫通ホール２１のアスペクト比を大きくすることができ、所定の段数の電極膜１４が積層された装置１を製造する際に、貫通ホール２１の形成回数を減らすことができ、従って、リソグラフィ工程の回数を減らすことができる。この結果、不揮発性半導体記憶装置１の製造コストを低減することができる。
【００９２】
なお、上述の積層体ＭＬを形成し、積層体ＭＬに貫通ホール２１を形成し、貫通ホール２１内にシリコンピラー３１を埋め込む一連の工程を２回繰り返すことにより、前述の第２の実施形態に係る不揮発性半導体装置２を製造することができる。また、上述の工程を３回以上繰り返せば、部分積層体が３段以上積み重ねられた不揮発性半導体記憶装置を製造することができる。
【００９３】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００９４】
例えば、前述の第１の実施形態においては、書込動作、読出動作及び消去動作の全てについて、駆動回路４１が各段の制御ゲート電極ＣＧに相互に異なる電位を供給する例を示したが、本発明はこれに限定されず、例えば、書込動作及び読出動作についてのみ、各段の制御ゲート電極に相互に異なる電位を供給してもよい。この場合は、基準電位Ｖｓｓを共通化することができ、駆動回路を簡略化することができる。また、書込動作、読出動作及び消去動作のうち、いずれか１つの動作についてのみ、各段の制御ゲート電極に相互に異なる電位を供給してもよい。また、制御ゲート電極等の形状は、前述の各実施形態には限定されない。
【符号の説明】
【００９５】
１、２ 不揮発性半導体記憶装置、１０ 絶縁膜、１１ シリコン基板、１２ ポリシリコン膜、１４ 電極膜、１５、１６、１８、１９、２０ 絶縁膜、１７、導電膜、２１ 貫通ホール、２２ 連通孔、２３ Ｕ字孔、２４ ＯＮＯ膜、２５ ブロック膜、２６ 電荷蓄積膜、２７ トンネル膜、２８ ゲート絶縁膜、３０ Ｕ字ピラー、３１ シリコンピラー、３２ 接続部材、３３ Ｕ字シリコン部材、３４ シリコンピラー、３５ メモリトランジスタ、３６ 選択トランジスタ、３７ バックゲートトランジスタ、３８ メモリストリング、４１ 駆動回路、４２ｂ、４２ｓ 電位供給部、４３ デコーダ、４４ ポンプ回路部、 ４５（１）〜４５（ｎ） ポンプ回路、４６ スイッチ回路部、４７（１）〜４７（ｎ） スイッチ素子、５０ ブロック、５１ 貫通ホール、５２、５４、５５ 溝、５３ 犠牲膜、ＢＧ バックゲート、ＢＬ ビット線、ＢＰ ビットプラグ、ＣＧ、ＣＧｂ、ＣＧｓ 制御ゲート電極、ＭＬ 積層体、ＭＬ１、ＭＬ２ 部分積層体、ＳＧ、ＳＧｂ、ＳＧｓ 選択ゲート電極、ＳＬ ソース線、ＳＰ ソースプラグ
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその駆動方法に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
【０００３】
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増加がコストの増加の主な要因となる。このため、積層化による１ビット当たりのチップ面積の低減は、チップ平面における微細化ほどにはビット単価の低減に繋がらず、大容量化の方法としては問題がある。
【０００４】
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に、電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上にブロック膜、電荷蓄積膜、トンネル膜をこの順に堆積させてメモリ膜を形成し、貫通ホールの内部にシリコンピラーを埋設する。これにより、各電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成される。
【０００５】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、前記電極膜に対して電位を供給する駆動回路と、を備え、前記貫通ホールの径は、前記積層方向における位置によって異なっており、前記駆動回路は、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、基板、前記基板上に設けられそれぞれ複数の絶縁膜及び電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、及び前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜を含み、前記貫通ホールの径が前記積層方向における位置によって異なっている不揮発性半導体記憶装置の駆動方法であって、前記電極膜に対して電位を印加する際に、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【発明の効果】
【００１０】
本発明によれば、動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置のメモリストリングを例示する回路図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の電極膜を例示する平面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の駆動回路を例示する回路図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を例示する図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の動作において、各段の制御ゲート電極に印加する電位を例示する図である。
【図９】横軸に貫通ホールの直径をとり、縦軸に制御ゲート電極とシリコンピラーとの間の電圧差をとって、印加電位の決定方法を例示するグラフ図である。
【図１０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図である。
【図１１】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１８】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１９】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図４は、本実施形態に係る不揮発性半導体記憶装置のメモリストリングを例示する回路図であり、
図５は、本実施形態に係る不揮発性半導体記憶装置の電極膜を例示する平面図であり、
図６は、本実施形態に係る不揮発性半導体記憶装置の駆動回路を例示する回路図である。
なお、図１及び図２においては、図を見やすくするために、導電部分のみを図示し、絶縁部分は図示を省略している。後述する図１０についても同様である。また、図２においては、図示の便宜上、シリコンピラーはＺ方向の位置に拘わらず同じ太さで描かれている。
【００１３】
先ず、本実施形態の特徴部分を概略的に説明する。
図１に示すように、本実施形態に係る不揮発性半導体記憶装置１の特徴は、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分にメモリトランジスタが設けられた一括加工型の３次元積層型記憶装置において、制御ゲート電極ＣＧに駆動電位を供給する駆動回路４１が、貫通している貫通ホールの径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような駆動電位を印加することである。より具体的には、不揮発性半導体記憶装置１においては、下段に配置された制御ゲート電極ＣＧほど、シリコンピラー３１が埋設される貫通ホールの径が小さくなっているため、駆動回路４１は、下段に配置された制御ゲート電極ＣＧに対してほど、低い駆動電位を印加する。
【００１４】
次に、この不揮発性半導体記憶装置の構成を詳細に説明する。
図２及び図３に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１には、メモリセルが形成されるメモリセル領域と、駆動回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。
【００１５】
先ず、メモリセル領域について説明する。
メモリセル領域の特徴は、メモリセルが３次元的に配列された積層体ＭＬが設けられており、積層体ＭＬを貫く貫通ホール２１の直径が、下方に行くほど細くなっていることである。以下、メモリセル領域の構成を詳細に説明する。
【００１６】
メモリセル領域においては、シリコン基板１１上に絶縁膜１０が設けられており、その上に導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上においては、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されて、積層体ＭＬが構成されている。
【００１７】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１８】
電極膜１４は例えばポリシリコンにより形成されている。積層体ＭＬにおけるＸ方向中央部においては、電極膜１４はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。なお、後述するように、積層体ＭＬにおけるＸ方向両端部においては、電極膜１４はＹ方向に沿っては分断されておらず、１対の櫛状の形状をなしている。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。
【００１９】
積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。導電膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧは制御ゲート電極ＣＧと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。
【００２０】
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。
【００２１】
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。Ｚ方向から見て、貫通ホール２１の形状は例えば円形である。一方、貫通ホール２１の側面は垂直方向に対して傾斜しており、貫通ホール２１は下方にいくほど細くなっている。各貫通ホール２１は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧはＸ方向に延びているため、Ｘ方向に配列された複数本の貫通ホール２１は、同一の制御ゲート電極ＣＧを貫いている。また、Ｙ方向における貫通ホール２１の配列周期は、制御ゲート電極ＣＧの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホール２１は２個で１組となり、同じ組に属する貫通ホール２１は同じ制御ゲート電極ＣＧを貫いている。
【００２２】
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００２３】
Ｕ字孔２３の内面上には、例えばシリコン窒化物からなるバリア膜（図示せず）を介して、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側から順に、絶縁性のブロック膜２５、電荷蓄積膜２６、絶縁性のトンネル膜２７が積層されている。ブロック膜２５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、例えば、誘電率が電荷蓄積膜２６を形成する材料の誘電率よりも高い高誘電率材料によって形成されており、例えば、シリコン酸化物によって形成されている。電荷蓄積膜２６は、電荷をトラップする能力がある膜であり、例えば、シリコン窒化物により形成されている。トンネル膜２７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えばシリコン酸化物により形成されている。Ｕ字孔２３の内面上の全領域において、ＯＮＯ膜２４の膜厚はほぼ均一である。
【００２４】
また、Ｕ字孔２３の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部には、Ｕ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる柱状であり、例えば円柱状である。但し、上述の如く、貫通ホール２１の直径は下方にいくほど細くなっているため、その内部に埋め込まれたシリコンピラー３１の直径も、下方にいくほど細くなっている。また、接続部材３２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３３は、ＯＮＯ膜２４によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。
【００２５】
また、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール５１は、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホール５１の配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホール５１は、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。
【００２６】
貫通ホール５１の内面上には、ゲート絶縁膜２８が形成されている。また、貫通ホール５１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３４となっている。シリコンピラー３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。更に、シリコンピラー３４は、ゲート絶縁膜２８によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
【００２７】
以下、Ｕ字ピラー３０と、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。Ｕ字ピラー３０は、Ｙ方向において隣り合う１対のシリコンピラー３４及び３１が、接続部材３２によって相互に接続されて構成されている。一方、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー３０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー３０に属する１対のシリコンピラー３１、すなわち、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー３０に属する２本のシリコンピラー３１であって、隣り合う２本のシリコンピラー３１は、共通の制御ゲート電極ＣＧを貫いている。
【００２８】
また、Ｙ方向に配列された複数本のシリコンピラー３４は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー３０に属する１対のシリコンピラー３４も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー３０は、共通の１対の選択ゲートＳＧを貫いている。
【００２９】
更に、各Ｕ字ピラー３０に属する１対のシリコンピラー３４のうち、１本のシリコンピラー３４は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３４は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図１乃至図４においては、Ｕ字ピラー３０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー３０は、共通のソース線ＳＬに接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー３０の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー３０とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー３０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
【００３０】
そして、図１乃至図４に示すように、装置１においては、シリコンピラー３１がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタ３５が形成される。各メモリトランジスタ３５は、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積膜２６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ３５が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００３１】
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタ３６が形成される。この選択トランジスタ３６も、上述のメモリトランジスタ３５と同様に、縦型トランジスタである。
【００３２】
更に、接続部材３２とバックゲートＢＧとの間には、ＯＮＯ膜２４が介在するため、接続部材３２をチャネルとし、バックゲートＢＧをゲート電極とし、ＯＮＯ膜２４をゲート絶縁膜としたバックゲートトランジスタ３７が形成される。すなわち、バックゲートＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
【００３３】
この結果、図４に示すように、各Ｕ字ピラー３０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング３８が構成される。メモリストリング３８においては、両端部に選択トランジスタ３６が設けられ、中央部にバックゲートトランジスタ３７が設けられ、各選択トランジスタ３６とバックゲートトランジスタ３７との間に、電極膜１４の積層数と同数のメモリトランジスタ３５が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ３５は、Ｕ字シリコン部材３３毎にメモリストリング３８としてまとめられる。
【００３４】
そして、図５に示すように、装置１のメモリセル形成領域は、複数のブロック５０に分けられている。以下、ブロック５０と各導電部材との位置関係について説明する。
図５に示すように、メモリセル形成領域において設定された複数のブロック５０は、Ｙ方向に沿って配列されている。そして、装置１に設けられた導電部材のうち、Ｘ方向に延びる導電部材、すなわち、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧと、Ｚ方向に延びるＵ字ピラー３０は、ブロック５０毎に組分けされている。また、ＸＹ平面に沿って形成されているバックゲートＢＧは、ブロック５０毎に分割されており、相互に電気的に分離されている。一方、Ｙ方向に延びるビット線ＢＬは、全てのブロック５０を通過するように延びており、全てのブロック５０で共有されている。更にまた、シリコン基板１１におけるブロック５０間の領域には、素子分離膜（図示せず）が形成されている。
【００３５】
また、各ブロック５０に属する制御ゲート電極ＣＧは、更に２つのグループに組分けされている。すなわち、制御ゲート電極ＣＧは、ソース線ＳＬの直下域に配置され、上端部がソース線ＳＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図５では「制御ゲート電極ＣＧｓ」と表記する）と、ソース線ＳＬの直下域から外れた領域に配置され、上端部がビット線ＢＬに接続されたシリコンピラーによって貫かれた制御ゲート電極ＣＧ（図５では「制御ゲート電極ＣＧｂ」と表記する）とに分かれている。そして、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとはＹ方向に沿って交互に配列されており、制御ゲート電極ＣＧｓ同士は共通接続されており、制御ゲート電極ＣＧｂ同士も共通接続されている。また、制御ゲート電極ＣＧｓと制御ゲート電極ＣＧｂとは電気的に分離されている。
【００３６】
具体的には、図５に示すように、電極膜１４（図１参照）は、積層体ＭＬのＸ方向両端部においてはＹ方向に沿って分断されておらず、Ｘ方向に延びる切込が断続的に形成されている。これにより、各ブロック５０において、電極膜１４は相互に噛み合った１対の櫛状のパターンに分割されており、それぞれ、制御ゲート電極ＣＧｓ及び制御ゲート電極ＣＧｂとなっている。なお、図５においては、図を簡略化するために、制御ゲート電極ＣＧｓの櫛の歯は３本とし、制御ゲートＣＧｂの櫛の歯は２本としているが、本実施形態はこれに限定されず、櫛の歯の数はより多くてもよい。
【００３７】
次に、周辺回路領域について説明する。
図６に示すように、周辺回路領域においては、メモリストリング３８を駆動する駆動回路４１が設けられている。駆動回路４１においては、積層体ＭＬに形成された各段の制御ゲート電極ＣＧｂ及び選択ゲート電極ＳＧｂに対して駆動電位を印加する電位供給部４２ｂと、各段の制御ゲート電極ＣＧｓ及び選択ゲート電極ＳＧｓに対して駆動電位を印加する電位供給部４２ｓと、制御信号を出力するデコーダ４３とが設けられている。
【００３８】
電位供給部４２ｂには、ポンプ回路部４４が設けられている。ポンプ回路部４４には、ｎ個のポンプ回路４５（１）〜４５（ｎ）が設けられている。ｎは電極膜１４の段数である。各ポンプ回路４５は、供給された電圧を所定量だけ昇圧させる回路であり、その昇圧量はポンプ回路毎に異なっている。
【００３９】
また、電位供給部４２ｂには、スイッチ回路部４６が設けられている。スイッチ回路部４６においては、ｎ個のスイッチ素子４７（１）〜４７（ｎ）が設けられている。ｋを１〜ｎの整数とするとき、スイッチ素子４７（ｋ）は、一端がポンプ回路４５（ｋ）に接続され、他端が積層体ＭＬの下からｋ段目の制御ゲート電極ＣＧｂに接続されており、デコーダ４３から出力される制御信号に基づいて、ポンプ回路４５（ｋ）を下からｋ段目の制御ゲート電極ＣＧｂに接続するか否かを切り替える。例えば、各スイッチ素子４７はＭＯＳＦＥＴにより形成されており、ソース・ドレインの一方がポンプ回路４５に接続され、他方が制御ゲート電極ＣＧｂに接続され、ゲートがデコーダ４３の出力端子に共通接続されている。これにより、デコーダ４３から所定の制御信号が出力されている期間だけ、ポンプ回路４５を制御ゲート電極ＣＧｂに接続する。
【００４０】
電位供給部４２ｓの構成も、電位供給部４２ｂと同様である。すなわち、電位供給部４２ｓにもポンプ回路部４４及びスイッチ回路部４６が設けられており、デコーダ４３から出力される制御信号に基づいて、各スイッチ素子４７が各ポンプ回路４５を各制御ゲート電極ＣＧｓに接続する。
【００４１】
次に、上述の如く構成された本実施形態に係る不揮発性半導体記憶装置１の動作について説明する。
図７は、本実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を例示する図であり、
図８は、本実施形態に係る不揮発性半導体記憶装置の動作において、各段の制御ゲート電極に印加する電位を例示する図であり、
図９は、横軸に貫通ホールの直径をとり、縦軸に制御ゲート電極とシリコンピラーとの間の電圧差をとって、印加電位の決定方法を例示するグラフ図である。
【００４２】
以下の説明では、メモリトランジスタ３５はｎチャネル型の電界効果トランジスタであるものとする。また、メモリトランジスタ３５において、電荷蓄積膜２６に電子が蓄積され、閾値が正にシフトした状態を値「０」とし、電荷蓄積膜２６に電子が蓄積されておらず、閾値がシフトしていない状態を値「１」とする。更に、制御ゲート電極の段数（ｎ）は４であるものとし、データの書込及び読出の対象となるメモリトランジスタ３５（以下、「選択セル」という）は、上端部がビット線ＢＬに接続されたシリコンピラーにおける下から３段目のメモリトランジスタであるものとする。すなわち、下から３段目の制御ゲート電極ＣＧｂが選択セルのゲート電極となる。更にまた、初期状態においては、全てのメモリトランジスタ３５に電子が蓄積されておらず、従って、値「１」が書き込まれているものとする。
【００４３】
（書込動作）
先ず、各メモリトランジスタ３５に任意のデータを書き込む書込動作について説明する。データの書込は、１ブロックずつ順番に、Ｘ方向に配列された複数個の選択セルに対して同時に行う。図２に示すように、これらの複数個の選択セルは、相互に異なるメモリストリング３８に属しているが、同一の制御ゲート電極ＣＧを共有している。また、これらの選択セルが属する複数本のメモリストリング３８は、相互に異なるビット線ＢＬに接続されているが、共通の選択ゲート電極ＳＧを貫いており、共通のソース線ＳＬに接続されている。
【００４４】
先ず、書込対象となるメモリトランジスタ３５（選択セル）が属するメモリストリング３８（以下、「選択ストリング」という）のＹ座標を選択する。具体的には、図７に示すように、駆動回路４１が選択ストリングの選択ゲート電極ＳＧｂに対して選択ゲート電位Ｖｓｇを印加し、選択ゲート電極ＳＧｓに対してオフ電位Ｖｏｆｆを印加する。また、駆動回路４１は、非選択のメモリストリング３８の選択ゲート電極ＳＧｂ及びＳＧｓに対してオフ電位Ｖｏｆｆを印加する。オフ電位Ｖｏｆｆとは、そのゲート電極が構成するトランジスタがオフ状態となるような電位であり、例えば、基準電位Ｖｓｓである。基準電位Ｖｓｓは、例えば接地電位（０Ｖ）である。選択ゲート電位Ｖｓｇとは、その選択ゲート電極ＳＧが構成する選択トランジスタ３６の導通状態が、シリコンピラーの電位（ボディ電位）によって決定されるような電位であり、例えば、基準電位Ｖｓｓよりも高い電位である。更に、バックゲートＢＧの電位はオン電位Ｖｏｎとする。オン電位Ｖｏｎとは、そのゲート電極が構成するトランジスタがオン状態となるような電位であり、例えば、電源電位Ｖｄｄ（例えば、３．０Ｖ）である。
【００４５】
これにより、選択ストリングのビット線側の選択トランジスタ３６は、ビット線ＢＬの電位によってオン状態とオフ状態とが切り替わる状態となり、ソース線側の選択トランジスタ３６はオフ状態となる。また、非選択のメモリストリング３８の選択トランジスタ３６は全てオフ状態となる。更に、全てのメモリストリング３８のバックゲートトランジスタ３７がオン状態となる。
【００４６】
次に、ビット線ＢＬのうち、値「０」を書き込む選択セルが接続されたビット線ＢＬには基準電位Ｖｓｓ（例えば、０Ｖ）を印加し、値「１」を書き込む選択セルが接続されたビット線ＢＬには電源電位Ｖｄｄ（例えば、３．０Ｖ）を印加する。一方、全てのソース線ＳＬに電源電位Ｖｄｄを印加する。
【００４７】
この状態で、選択ストリングにおける選択セルの位置を選択する。具体的には、駆動回路４１が、選択セルを構成する制御ゲート電極ＣＧ、例えば、下から３層目の制御ゲート電極ＣＧｂの電位を書込電位Ｖｐｇｍ（例えば、１８Ｖ）に昇圧させ、それ以外の制御ゲート電極ＣＧ、すなわち、３段目以外の制御ゲート電極ＣＧｂ及び全ての制御ゲート電極ＣＧｓの電位を中間電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。このとき、３層目の制御ゲート電極ＣＧｂ同士は互いに接続されているため、非選択のメモリストリングにおいても、３層目の制御ゲート電極ＣＧｂには書込電位Ｖｐｇｍが印加される。書込電位Ｖｐｇｍは、シリコンピラー３１からＯＮＯ膜２４の電荷蓄積膜２６に対して電子を注入することができる十分に高い電位であり、基準電位Ｖｓｓ及び選択ゲート電位Ｖｓｇよりも高い電位である。すなわち、Ｖｓｓ＜Ｖｓｇ＜Ｖｐｇｍである。また、中間電位Ｖｐａｓｓは基準電位Ｖｓｓよりは高い電位であるが、書込電位Ｖｐｇｍよりは低い電位である。すなわち、Ｖｓｓ＜Ｖｐａｓｓ＜Ｖｐｇｍである。但し、後述するように、書込電位Ｖｐｇｍの値は、印加対象とする制御ゲート電極ＣＧが配置されている段によって異ならせる。
【００４８】
これにより、値「０」を書き込む選択セルについては、ビット線ＢＬの電位が基準電位Ｖｓｓ（例えば、０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差が閾値を超え、この選択トランジスタ３６はオン状態となる。この結果、選択セルのボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近くなる。また、選択セルの制御ゲート電極ＣＧの電位は書込電位Ｖｐｇｍ（例えば、１８Ｖ）である。従って、選択セルにおけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は十分に大きくなり、この電位差によって高温の電子が生成され、シリコンピラー３１からトンネル膜２７を介して電荷蓄積膜２６に注入される。これにより、この選択セルに値「０」が書き込まれる。
【００４９】
一方、値「１」を書き込む選択セルについては、ビット線ＢＬの電位が正電位Ｖｄｄ（例えば、３．０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差は小さく、この選択トランジスタ３６はバックゲート効果によりオフ状態となる。これにより、シリコンピラー３１はフローティング状態となり、選択セルのボディ電位Ｖｂｏｄｙは、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）が印加された制御ゲート電極ＣＧとのカップリングにより、高い値に維持される。このため、選択セルにおける制御ゲート電極ＣＧ３の書込電位Ｖｐｇｍ（例えば、１８Ｖ）とボディ電位Ｖｂｏｄｙとの差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積膜２６に電子は注入されない。この結果、この選択セルに値「１」が書き込まれる。
【００５０】
また、非選択のメモリストリング３８においては、両端部の選択トランジスタ３６が共にオフ状態となるため、シリコンピラー３１の電位はフローティング状態となる。この場合、シリコンピラー３１のボディ電位Ｖｂｏｄｙは、制御ゲート電極ＣＧに印加する電位及びその昇圧レートと、選択ゲート電極ＳＧの電位とにより制御することができ、高い電位に維持することができる。この結果、メモリトランジスタ３５におけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積膜２６には電子が注入されず、元の値が保持される。
【００５１】
このように、本実施形態においては、選択トランジスタの導通状態を制御して書き込む行（Ｙ座標）を選択し、Ｘ方向に配列されたメモリストリング３８の行単位で順番にデータを書き込む。このとき、制御ゲート電極の電位は、ブロック単位で制御される。このため、書込時のディスターブは、ブロック内のメモリストリングにデータを書き込むために必要な時間の合計量を考慮すればよいことになる。これにより、ブロックサイズを調整することにより、ディスターブ時間を制御することが可能となる。
【００５２】
そして、本実施形態においては、図６に示すように、駆動回路４１に複数のポンプ回路４５が設けられているため、図８に示すように、書込電位Ｖｐｇｍとして複数水準の電位を生成することができる。そして、デコーダ４３が出力する制御信号に基づいて、スイッチ回路部４６の各スイッチ素子４７が各ポンプ回路４５を各段の制御ゲート電極ＣＧに接続することにより、各ポンプ回路４５によって生成された書込電位Ｖｐｇｍを、各段の制御ゲート電極ＣＧに印加することができる。このようにして、書込電位Ｖｐｇｍの値を、印加対象とする制御ゲート電極ＣＧが配置されている段によって異ならせることができる。
【００５３】
すなわち、図８に示すように、下から４段目、すなわち、最上段の制御ゲート電極ＣＧ４に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０）とし、下から３段目の制御ゲート電極ＣＧ３に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０）よりも低い（Ｖｐｇｍ０−ΔＶｐｇｍ１）とし、下から２段目の制御ゲート電極ＣＧ２に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０−ΔＶｐｇｍ１）よりも低い（Ｖｐｇｍ０−ΔＶｐｇｍ２）とし、最下段の制御ゲート電極ＣＧ１に印加する書込電位Ｖｐｇｍの値は（Ｖｐｇｍ０−ΔＶｐｇｍ２）よりも低い（Ｖｐｇｍ０−ΔＶｐｇｍ３）とする。なお、０＜ΔＶｐｇｍ１＜ΔＶｐｇｍ２＜ΔＶｐｇｍ３である。
【００５４】
仮に、制御ゲート電極ＣＧに印加する電位の値が同じであれば、トンネル膜２７に印加される電界の強度は、電荷蓄積膜２６の内表面と外表面との面積比が大きいほど強くなる。このため、貫通ホール２１の直径が小さいほど、トンネル膜２７に印加される電界の強度が強くなる。これにより、値「０」を書き込む予定のメモリトランジスタ３５のトンネル膜２７に、トンネル効果によって電子電流が流れてしまい、誤って値「１」が書き込まれてしまう誤書込（プログラム・ディスターブ）が発生する可能性がある。また、このような誤書込が発生しない場合でも、貫通ホール２１の直径が小さいメモリトランジスタにおいては、シリコンピラー３１から電荷蓄積膜２６に注入される電子の量が多くなり、電荷蓄積膜２６に注入される電荷量が不均一になってしまう。
【００５５】
そこで、本実施形態においては、上述の如く、より下方に位置し、貫通ホール２１の直径がより小さいメモリトランジスタほど、書込電位Ｖｐｇｍとして低い電位を印加する。このとき、シリコンピラー３１のボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近い電位であるから、より下方に配置されたメモリトランジスタほど、制御ゲート電極ＣＧとシリコンピラー３１との間の電位差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなる。そして、電位差（Ｖｐｇｍ−Ｖｂｏｄｙ）が小さいほど、トンネル膜２７に印加される電界は弱くなる。
【００５６】
このように、本実施形態においては、駆動回路４１が、より下方に配置された制御ゲート電極ＣＧほど、より低い書込電位Ｖｐｇｍを印加することにより、貫通ホール２１の直径が小さくなることに起因する電界強度の増加を打ち消し、トンネル膜２７に印加される電界強度を均一化することができる。この結果、下方に配置され、貫通ホール２１の直径が小さいメモリトランジスタ３５においても誤書込（プログラム・ディスターブ）が発生しにくくなる。また、一度の書込動作で各メモリトランジスタ３５の電荷蓄積膜２６に注入する電子の量を均一にすることができ、メモリトランジスタの駆動を安定させることができる。また、注入される電子の量が均一化されるため、各メモリトランジスタ３５に対する書込動作時間も均一化される。これにより、装置１全体の書込動作時間を短縮し、動作速度を向上させることができる。
【００５７】
次に、書込電位Ｖｐｇｍの値の決定方法について説明する。図９に示すように、あるメモリトランジスタにおける貫通ホール２１の直径をｒ（μｍ）とし、制御ゲート電極ＣＧとシリコンピラー３１との間の電位差（Ｖｐｇｍ−Ｖｂｏｄｙ）をＶとするとき、電位差Ｖが下記数式１に従うように、書込電位Ｖｐｇｍの値を決定すれば、トンネル膜２７に印加される電界の強度が均一になる。ここで、下記数式１及び図９に示す電位差Ｖの値は、貫通ホール２１の直径が０．０６μｍ（＝６０ｎｍ）であるときの電位差Ｖ（＝Ｖｐｇｍ−Ｖｂｏｄｙ）の値を１とした場合の相対値である。下記数式１は、少なくともｒの値が０．０５〜０．０１μｍの範囲内において、有効な近似を与える。
【００５８】
【数１】
【００５９】
（読出動作）
次に、任意のメモリトランジスタ３５に書き込まれたデータを読み出す読出動作について説明する。図７に示すように、駆動回路４１が、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、駆動回路４１は、選択ストリングの選択ゲート電極ＳＧｓ及びＳＧｂにオン電位Ｖｏｎ（例えば、３．０Ｖ）を印加して、選択トランジスタ３６をオン状態とする。一方、駆動回路４１は、非選択のメモリストリング３８の選択ゲート電極ＳＧｓ及びＳＧｂにはオフ電位Ｖｏｆｆ（例えば、０Ｖ）を印加して、選択トランジスタ３６をオフ状態とする。
【００６０】
そして、駆動回路４１が、選択セルの制御ゲート電極ＣＧ、すなわち、下から３層目の制御ゲート電極ＣＧｂに対して、選択セルの値によって導通状態が異なるような電位を印加する。この電位は、選択セルの値が「０」、すなわち、電荷蓄積膜２６に電子が蓄積されていて閾値が正にシフトしている場合はボディに電流が流れず、選択セルの値が「１」、すなわち、電荷蓄積膜２６に電子が蓄積されておらず閾値がシフトしていなければボディに電流が流れるような電位であり、例えば、基準電位Ｖｓｓ（例えば、０Ｖ）である。また、選択セル以外のメモリトランジスタ３５を構成する制御ゲート電極に対して、これらのメモリトランジスタ３５がその値によらずオン状態となるような読出電位Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。
【００６１】
この状態で、各ビット線ＢＬに電位Ｖｂｌ（例えば、０．７Ｖ）、各ソース線ＳＬに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。この結果、選択セルの値が「１」であれば選択ストリングに電流が流れ、選択セルの値が「０」であれば選択ストリングに電流が流れない。従って、ビット線ＢＬから選択ストリングを介してソース線ＳＬに流れる電流を検出するか、ビット線ＢＬの電位降下を検出することにより、選択セルの値を読み出すことができる。例えば、選択セルの値が「１」であれば、ビット線ＢＬの電位が変化するため、その変化をビット線増幅回路（図示せず）によって増幅して検出し、その検出結果をデータとしてデータバッファー（図示せず）に蓄積する。なお、非選択のメモリストリング３８については、選択トランジスタ３６がオフ状態であるため、メモリトランジスタ３５に記憶された値に拘わらず、電流は流れない。
【００６２】
そして、本実施形態においては、駆動回路４１が、ポンプ回路４５によって、読出電位Ｖｒｅａｄの値を、印加対象とする制御ゲート電極ＣＧが配置されている段によって異ならせる。すなわち、図８に示すように、下から４段目、すなわち、最上段の制御ゲート電極ＣＧ４に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０）とし、下から３段目の制御ゲート電極ＣＧ３に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０）よりも低い（Ｖｒｅａｄ０−ΔＶｒｅａｄ１）とし、下から２段目の制御ゲート電極ＣＧ２に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０−ΔＶｒｅａｄ１）よりも低い（Ｖｒｅａｄ０−ΔＶｒｅａｄ２）とし、最下段の制御ゲート電極ＣＧ１に印加する読出電位Ｖｒｅａｄの値は（Ｖｒｅａｄ０−ΔＶｒｅａｄ２）よりも低い（Ｖｒｅａｄ０−ΔＶｒｅａｄ３）とする。なお、０＜ΔＶｒｅａｄ１＜ΔＶｒｅａｄ２＜ΔＶｒｅａｄ３である。
【００６３】
上述の如く、仮に各制御ゲート電極ＣＧに印加される電位が同じであれば、各メモリトランジスタのトンネル膜２７に印加される電界の強度は、貫通ホール２１の直径が小さいほど強くなる。そして、読出動作において、トンネル膜２７に印加される電界が強くなり過ぎると、トンネル膜２７にトンネル効果によって電子電流が流れてしまい、メモリトランジスタに書き込まれている値「０」が値「１」に変化してしまう現象（リード・ディスターブ）が発生する。
【００６４】
そこで、本実施形態においては、上述の如く、より下方に位置し、貫通ホール２１の直径がより小さい制御ゲート電極ＣＧほど、読出電位Ｖｒｅａｄとしてより低い電位を印加する。これにより、貫通ホール２１の直径が小さくなることに起因する電界強度の増加を、読出電位Ｖｒｅａｄを低くすることによって打ち消し、トンネル膜２７に印加される電界強度を均一化する。この結果、メモリトランジスタのリード・ディスターブを防止することができる。なお、上述の書込動作の場合と同様な理由により、読出電位Ｖｒｅａｄの値は、上記数式１に従って決定することが好ましい。
【００６５】
（消去動作）
次に、メモリトランジスタに書き込まれたデータを消去する消去動作について説明する。データの消去はブロック単位で行う。図７に示すように、駆動回路４１は、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、消去対象となるブロック（以下、「選択ブロック」ともいう）の全ての制御ゲート電極ＣＧに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。更に、ビット線ＢＬ及びソース線ＳＬの電位を消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）に昇圧する。更にまた、選択ゲート電極ＳＧｂ及びＳＧｓに消去電位Ｖｅｒａｓｅよりも低い選択ゲート電位Ｖｓｇを印加する。すなわち、Ｖｓｇ＜Ｖｅｒａｓｅとする。
【００６６】
これにより、ビット線ＢＬ及びソース線ＳＬの電位は消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）となり、選択ゲート電極ＳＧｂ及びＳＧｓの電位は選択ゲート電位Ｖｓｇとなるため、ビット線ＢＬと選択ゲート電極ＳＧｂとの電位差、及び、ソース線ＳＬと選択ゲート電極ＳＧｓとの電位差によるバンド間トンネリングによってホール電流が発生し、シリコンピラー３１の電位、すなわち、ボディ電位が昇圧する。一方、消去対象となるブロック（選択ブロック）の制御ゲート電極ＣＧには基準電位Ｖｓｓ（例えば、０Ｖ）が印加されているため、シリコンピラー３１と制御ゲート電極ＣＧとの間の電位差により、ホールがメモリトランジスタ３５の電荷蓄積膜２６に注入され、電荷蓄積膜２６内の電子が対消滅する。この結果、データが消去される。なお、ホール電流の注入によりボディ電位が上昇するため、電荷蓄積膜２６に十分なホールを注入するためには、消去電位Ｖｅｒａｓｅと選択ゲート電位Ｖｓｇとの電位差を十分にとる必要があるが、同時に、過剰な電位差により選択トランジスタ３６のゲート絶縁膜３８が破壊されないように調整する必要がある。
【００６７】
一方、消去対象としないブロック（非選択のブロック）においては、選択ゲート電極ＳＧｂ及びＳＧｓの電位をビット線ＢＬ及びソース線ＳＬの電位に近い電位まで昇圧させて、ビット線ＢＬ又はソース線ＳＬに接続された拡散層と選択ゲート電極ＳＧｂ又はＳＧｓとの間の電界を弱め、ホール電流が発生しないようにする。又は、制御ゲート電極ＣＧの電位をシリコンピラー３１と同時に昇圧させて、シリコンピラー３１内のホールが電荷蓄積膜２６に注入されないようにする。これにより、非選択のブロックにおいては、メモリトランジスタ３５に既に書き込まれている値がそのまま保持される。
【００６８】
消去動作においても、駆動回路４１が、下方に配置された選択ゲート電極ＣＧほど、基準電位Ｖｓｓとしてより高い電位を供給すれば、下方に配置されたメモリトランジスタほど、シリコンピラー３１と制御ゲート電極ＣＧとの間の電位差が小さくなり、ＯＮＯ膜２４に印加される電界を均一化することができる。これにより、消去動作時に、貫通ホールの直径が小さいメモリトランジスタに過大な電界が印加され、トンネル効果により制御ゲート電極ＣＧから電荷蓄積膜２６に対して電子が注入されることを防止できる。この結果、消去動作に必要なホールの注入、すなわち、シリコンピラー３１から電荷蓄積膜２６に向かうホールの注入を、制御ゲート電極ＣＧから電荷蓄積膜２６に向かう電子の逆注入によって打ち消してしまうことを防止し、消去動作を確実に実施することができる。
【００６９】
次に、本実施形態の効果について説明する。
本実施形態によれば、上述の如く、駆動回路４１に複数のポンプ回路４５が設けられており、各ポンプ回路４５が各スイッチ素子４７を介して各段の制御ゲート電極ＣＧに接続されていることにより、各段の制御ゲート電極ＣＧに対して、相互に異なる駆動電位を印加することができる。これにより、下方に位置し、貫通ホール２１の直径が小さいメモリトランジスタほど、制御ゲート電極ＣＧとシリコンピラー３１との間の電位差を小さくすることができ、各メモリトランジスタのＯＮＯ膜２４に印加される電界強度を均一化することができる。この結果、メモリトランジスタの誤動作を防止することができる。この技術は、書込動作、読出動作及び消去動作のうち少なくとも１つの動作において、その動作でシリコンピラーとの間の電位差が最も高くなるような電位を制御ゲート電極に対して供給する際に適用すれば、大きな効果を得ることができる。
【００７０】
次に、本発明の第２の実施形態について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置の特徴を模式的に例示する図である。
図１０に示すように、本実施形態においては、貫通ホールが２段構成になっており、各段において、下方に行くほど細くなっている。すなわち、積層体ＭＬは、Ｚ方向に配列された２つの部分積層体ＭＬ１及びＭＬ２からなり、部分積層体ＭＬ１上に部分積層体ＭＬ２が積み重ねられている。部分積層体ＭＬ１及びＭＬ２においては、それぞれ複数枚の絶縁膜１５及び電極膜１４が積層されている。また、貫通ホール２１のうち、部分積層体ＭＬ１内に形成された下部２１ａと、部分積層体ＭＬ２内に形成された上部２１ｂは、それぞれ、下方に行くほど細いテーパー状になっている。このため、下部２１ａの上端部は上部２１ｂの下端部よりも太くなっており、貫通ホール２１の内面における下部２１ａと上部２１ｂとの境界部分には段差が形成されている。
【００７１】
そして、駆動回路４１は、部分積層体ＭＬ１内に配置された複数の電極膜１４のうち、下方、すなわち、シリコン基板１１側に配置された電極膜１４ほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。同様に、駆動回路４１は、部分積層体ＭＬ２内に配置された複数の電極膜１４のうち、下方に配置された電極膜１４ほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。これにより、本実施形態においても、貫通ホール２１の直径の変動に起因する電界強度のばらつきを、駆動電位を異ならせることによって補償することができ、各メモリトランジスタ３５のＯＮＯ膜２４に印加される電界強度を均一化することができる。この結果、メモリトランジスタの誤動作を防止することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００７２】
なお、部分積層体は３段以上積み重ねられていてもよい。この場合、駆動回路４１は、各部分積層体内に配置された電極膜１４（制御ゲート電極ＣＧ）のうち、下方に配置された電極膜ほど、シリコンシリコンピラー３１との間の電位差が小さくなるような電位を印加すればよい。
【００７３】
次に、本発明の第３の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る不揮発性半導体記憶装置１の製造方法の実施形態である。
図１１乃至図１９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
なお、図１１乃至図１９は、図３と同じ断面を示している。
【００７４】
先ず、図１１に示すように、シリコン基板１１を用意する。このシリコン基板１１には、メモリセル形成領域が設定されており、メモリセル形成領域の周囲には周辺回路領域（図示せず）が設定されている。そして、シリコン基板１１の上層部分の所定の領域に、素子分離膜を形成する。次に、周辺回路領域において、高耐圧トランジスタのための厚膜ゲート絶縁膜と低耐圧トランジスタのための薄膜ゲート絶縁膜を作り分ける。このとき、メモリセル形成領域においても、シリコン基板１１上に絶縁膜１０を形成する。
【００７５】
次に、絶縁膜１０上に、導電膜としてのポリシリコン膜１２を例えば２００ｎｍの厚さに堆積させる。そして、メモリセル形成領域において、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１２の上面に形成された凹部である。
【００７６】
次に、図１２に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３及びポリシリコン膜１２を例えばフォトリソグラフィ及びＲＩＥにより加工する。これにより、メモリセル形成領域においてポリシリコン膜１２をブロック５０（図５参照）毎に分断し、各ブロック５０にポリシリコン膜１２からなる平板状のバックゲートＢＧを形成すると共に、周辺回路領域においてポリシリコン膜１２からなるゲート電極を形成する。
【００７７】
その後、周辺回路領域において、シリコン酸化物からなるスペーサを形成し、イオン注入を行って拡散層を形成する。次に、周辺回路領域において、層間絶縁膜を堆積させ、平坦化し、上面がポリシリコン膜１２の上面と同じ高さになるようにリセスする。次に、犠牲膜５３をリセスして、ポリシリコン膜１２上から除去し、溝５２の内部のみに残留させる。
【００７８】
次に、図１３に示すように、メモリセル形成領域において、バックゲートＢＧ（ポリシリコン膜１２）上に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１４とを、交互に堆積させ、積層体ＭＬを形成する。
【００７９】
次に、図１４に示すように、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２１を一括で形成する。貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２１の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲材５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２１を到達させる。更に、Ｚ方向から見て、貫通ホール２１の形状は円形とする。このとき、貫通ホール２１の内側面は、不可避的にＺ方向に対して傾斜したテーパー状になる。この結果、貫通ホール２１は、上端部が最も太く、下方に行くほど細くなる逆円錐台形状に形成される。
【００８０】
次に、図１５に示すように、貫通ホール２１を介してウェットエッチングを行い、溝５２内の犠牲膜５３（図１４参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１により、１本の連続したＵ字孔２３が形成される。
【００８１】
次に、図１６に示すように、例えばシリコン窒化物からなるバリア膜（図示せず）を形成した後、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を連続的に堆積させる。これにより、Ｕ字孔２３の内面上に、バリア膜を介して、シリコン酸化膜からなるブロック膜２５、シリコン窒化膜からなる電荷蓄積膜２６、シリコン酸化膜からなるトンネル膜２７がこの順に積層され、ＯＮＯ膜２４が形成される。
【００８２】
次に、全面にアモルファスシリコンを堆積させる。これにより、Ｕ字孔２３内にアモルファスシリコンが埋め込まれ、Ｕ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた１対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。その後、積層体ＭＬ上に堆積されたアモルファスシリコン、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を除去する。
【００８３】
次に、図１７に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は、接続部材３２に接続された２本のシリコンピラー３１の間の領域をつなぐようにＸ方向に延び、最下層の絶縁膜１５まで到達するように形成する。
【００８４】
このとき、図５に示すように、溝５４は、電極膜１４を相互に噛み合った１対の櫛状のパターンに分断するように形成する。すなわち、積層体ＭＬのＸ方向中央部においては、溝５４はＸ方向に延びるように形成する。これにより、電極膜１４を、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。このとき、Ｙ方向における接続部材３２間の領域の直上域には、溝５４を形成しない。これにより、各制御ゲート電極ＣＧは、Ｙ方向に沿って配列された２本のシリコンピラー３１によって貫通される。また、積層体ＭＬのＸ方向両端部においては、溝５４はＸ方向には延ばさずに、Ｙ方向に断続的に延びるように形成する。これにより、積層体ＭＬのＸ方向中央部においてＹ方向に沿って交互に配置された制御ゲート電極ＣＧｂ及びＣＧｓが、積層体ＭＬのＸ方向の各端部において、それぞれ共通接続される。
【００８５】
次に、図１８に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる導電膜１７を堆積し、エッチングしてメモリセル領域のみに残留させる。
【００８６】
次に、例えば、導電膜１７上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁膜（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁膜によって埋め込まれる。
【００８７】
その後、導電膜１７上に絶縁膜１８を形成する。そして、絶縁膜１８、導電膜１７及び絶縁膜１６を貫通し、積層体ＭＬ内の貫通ホール２１の上端に到達するように、貫通ホール５１を形成する。
【００８８】
次に、図１９に示すように、全面に絶縁膜を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁膜をエッチバックして、貫通ホール５１内にのみ残留させる。これにより、貫通ホール５１の内面上にゲート絶縁膜２８が形成されると共に、アモルファスシリコンが埋め込まれる。次に、温度が例えば６００℃の熱処理を行い、貫通ホール５１内のアモルファスシリコンを結晶化させてポリシリコンとする。そして、このポリシリコンに対して、ヒ素（Ａｓ）を例えば加速電圧を４０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２としてイオン注入し、ドレイン拡散層（図示せず）を形成する。これにより、貫通ホール５１内にシリコンピラー３４が形成される。シリコンピラー３４はシリコンピラー３１に接続される。
【００８９】
次に、絶縁膜１８及び導電膜１７に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３４間の領域に、Ｘ方向に延びる溝５５を形成する。これにより、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。
【００９０】
次に、図３に示すように、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３４のドレイン拡散層に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁膜（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３４のドレイン拡散層に接続される。一方、通常の方法により、周辺回路領域に駆動回路４１（図６参照）を形成する。これにより、不揮発性半導体記憶装置１が製造される。
【００９１】
本実施形態によれば、前述の第１の実施形態に係る不揮発性半導体記憶装置１を製造することができる。そして、本実施形態によれば、駆動回路４１が各段の制御ゲート電極ＣＧに相互に異なる電位を供給することにより、各メモリトランジスタ３５のＯＮＯ膜２４に印加される電界を均一化するため、貫通ホール２１の直径を過剰に均一化する必要がない。このため、貫通ホール２１のアスペクト比を大きくすることができ、所定の段数の電極膜１４が積層された装置１を製造する際に、貫通ホール２１の形成回数を減らすことができ、従って、リソグラフィ工程の回数を減らすことができる。この結果、不揮発性半導体記憶装置１の製造コストを低減することができる。
【００９２】
なお、上述の積層体ＭＬを形成し、積層体ＭＬに貫通ホール２１を形成し、貫通ホール２１内にシリコンピラー３１を埋め込む一連の工程を２回繰り返すことにより、前述の第２の実施形態に係る不揮発性半導体装置２を製造することができる。また、上述の工程を３回以上繰り返せば、部分積層体が３段以上積み重ねられた不揮発性半導体記憶装置を製造することができる。
【００９３】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００９４】
例えば、前述の第１の実施形態においては、書込動作、読出動作及び消去動作の全てについて、駆動回路４１が各段の制御ゲート電極ＣＧに相互に異なる電位を供給する例を示したが、本発明はこれに限定されず、例えば、書込動作及び読出動作についてのみ、各段の制御ゲート電極に相互に異なる電位を供給してもよい。この場合は、基準電位Ｖｓｓを共通化することができ、駆動回路を簡略化することができる。また、書込動作、読出動作及び消去動作のうち、いずれか１つの動作についてのみ、各段の制御ゲート電極に相互に異なる電位を供給してもよい。また、制御ゲート電極等の形状は、前述の各実施形態には限定されない。
【符号の説明】
【００９５】
１、２ 不揮発性半導体記憶装置、１０ 絶縁膜、１１ シリコン基板、１２ ポリシリコン膜、１４ 電極膜、１５、１６、１８、１９、２０ 絶縁膜、１７、導電膜、２１ 貫通ホール、２２ 連通孔、２３ Ｕ字孔、２４ ＯＮＯ膜、２５ ブロック膜、２６ 電荷蓄積膜、２７ トンネル膜、２８ ゲート絶縁膜、３０ Ｕ字ピラー、３１ シリコンピラー、３２ 接続部材、３３ Ｕ字シリコン部材、３４ シリコンピラー、３５ メモリトランジスタ、３６ 選択トランジスタ、３７ バックゲートトランジスタ、３８ メモリストリング、４１ 駆動回路、４２ｂ、４２ｓ 電位供給部、４３ デコーダ、４４ ポンプ回路部、 ４５（１）〜４５（ｎ） ポンプ回路、４６ スイッチ回路部、４７（１）〜４７（ｎ） スイッチ素子、５０ ブロック、５１ 貫通ホール、５２、５４、５５ 溝、５３ 犠牲膜、ＢＧ バックゲート、ＢＬ ビット線、ＢＰ ビットプラグ、ＣＧ、ＣＧｂ、ＣＧｓ 制御ゲート電極、ＭＬ 積層体、ＭＬ１、ＭＬ２ 部分積層体、ＳＧ、ＳＧｂ、ＳＧｓ 選択ゲート電極、ＳＬ ソース線、ＳＰ ソースプラグ
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
前記電極膜に対して電位を供給する駆動回路と、
を備え、
前記貫通ホールの径は、前記積層方向における位置によって異なっており、
前記駆動回路は、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記貫通ホールの径は前記基板に近いほど小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記積層体は、前記積層方向に配列され、それぞれ複数の前記絶縁膜及び前記電極膜が配置された複数の部分積層体を有し、
各前記部分積層体において、前記貫通ホールの径は前記基板に近いほど小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記積層方向から見て、前記貫通ホールの形状は円形であり、
前記貫通ホールにおける一の前記電極膜を貫通する部分の直径をｒ（μｍ）とし、前記半導体ピラーと前記一の電極膜との間の電位差であって、前記直径が０．０６μｍであるときの電位差を１とした場合の相対電位差をＶとするとき、前記駆動回路が前記一の電極膜に対して供給する電位は、下記数式に従って決定されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
基板、前記基板上に設けられそれぞれ複数の絶縁膜及び電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、及び前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜を含み、前記貫通ホールの径が前記積層方向における位置によって異なっている不揮発性半導体記憶装置の駆動方法であって、
前記電極膜に対して電位を印加する際に、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１】
基板と、
前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
前記電極膜に対して電位を供給する駆動回路と、
を備え、
前記貫通ホールの径は、前記積層方向における位置によって異なっており、
前記駆動回路は、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記貫通ホールの径は前記基板に近いほど小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記積層体は、前記積層方向に配列され、それぞれ複数の前記絶縁膜及び前記電極膜が配置された複数の部分積層体を有し、
各前記部分積層体において、前記貫通ホールの径は前記基板に近いほど小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記積層方向から見て、前記貫通ホールの形状は円形であり、
前記貫通ホールにおける一の前記電極膜を貫通する部分の直径をｒ（μｍ）とし、前記半導体ピラーと前記一の電極膜との間の電位差であって、前記直径が０．０６μｍであるときの電位差を１とした場合の相対電位差をＶとするとき、前記駆動回路が前記一の電極膜に対して供給する電位は、下記数式に従って決定されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
基板、前記基板上に設けられそれぞれ複数の絶縁膜及び電極膜が交互に積層され積層方向に延びる貫通ホールが形成された積層体、前記貫通ホールの内部に埋設された半導体ピラー、及び前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜を含み、前記貫通ホールの径が前記積層方向における位置によって異なっている不揮発性半導体記憶装置の駆動方法であって、
前記電極膜に対して電位を印加する際に、貫通している前記貫通ホールの径が小さい前記電極膜ほど、前記半導体ピラーとの間の電位差が小さくなるような電位を供給することを特徴とする不揮発性半導体記憶装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−９６３４０（Ｐ２０１１−９６３４０Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２５１８９１（Ｐ２００９−２５１８９１）
【出願日】平成２１年１１月２日（２００９．１１．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１１月２日（２００９．１１．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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