【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。
【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。 （もっと読む）

【課題】 注入効率の改善と製造工程の簡素化の両立が実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】 第１導電型の半導体基板２上に、第２導電型の第１不純物拡散領域４及び第２不純物拡散領域３を有し、両領域間に、第１絶縁膜５、電荷蓄積層６、第２絶縁膜７、及び第１ゲート電極８を下から順に積層してなる第１積層部１５と、第３絶縁膜９及び第２ゲート電極１０を下から順に積層してなる第２積層部と、を有するメモリセル１を備えて構成される不揮発性半導体記憶装置であって、前記第１積層部１５と前記第２積層部１６とに挟まれた領域が、不純物密度が前記第１及び第２不純物拡散領域より低く５×１０^１２ｉｏｎｓ／ｃｍ^２以下に設定されている前記第２導電型の第３不純物拡散領域１３で構成される。 （もっと読む）

【課題】メモリ混載ロジックＬＳＩを低コストで提供することができ、しかも、書込み動作の際に電子が電荷保持膜に捕獲されやすくて、書込み動作を高速にすることができる半導体記憶装置及びその製造方法を提供すること。
【解決手段】ゲート電極１０３の両端部の下方に電荷保持膜１０５の部分１０５ａが配置される。この電荷保持膜１０５の部分１０５ａのうちの下側の領域１０５ａ−１は、ゲート電極１０３の中央部直下の半導体基板１０１の表面より下側に位置している。この半導体記憶装置は、ロジックプロセスに対して、メモリ領域以外の領域に耐酸化性膜を覆うためのマスクを一枚追加するだけで、ロジック素子にメモリ素子を混載することができる。したがって、メモリ混載ロジックＬＳＩを低コストで提供することができる。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

半導体メモリストレージセルにおいてリーク電流を減らすための方法と構造が記載される。垂直配向ナノロッド（403）が、アクセストランジスタ（400）のチャネル領域で使用され得る。ナノロッドの直径は、アクセストランジスタのチャネル領域内の電子バンドギャップエネルギーの増加を引き起こすために十分小さくすることができ、これはオフ状態でのチャネルリーク電流を制限するように機能し得る。様々な実施形態では、アクセストランジスタは両面キャパシタ（425）に電気的に結合し得る。本発明の実施形態に従うメモリデバイス、およびそのようなデバイスを含むシステムもまた開示される。
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【課題】同一半導体基板上にロジック回路と半導体不揮発性メモリとを安価に作成する。
【解決手段】メモリセル選択回路２１とメモリセルアレイ２２との間に第２昇圧回路２６を設ける。こうすることによって、第１昇圧回路２５によって電源電圧Ｖddを書き込み電圧である５Ｖ程度まで昇圧させた後、メモリセル選択回路２１を通過することによって低下した電圧を、メモリセルアレイ２２の直前で、第２昇圧回路２６によって再度５Ｖに昇圧することができる。したがって、メモリセル選択回路２１,第１昇圧回路２５および第２昇圧回路２６を構成する各トランジスタに掛る最大電圧は５Ｖ程度となる。その結果、通常トランジスタの耐圧を５Ｖを少し越える程度に設定すれば、製造工程の増加に繋がる高耐圧トランジスタを上記通常トランジスタとは別に作成する必要がなくなり、半導体記憶装置の製造工程が簡略化できると共に、低コストで作成することが可能になる。 （もっと読む）

【課題】単純化された構造により集積度及び信頼性が向上したＥＥＰＲＯＭ装置及びその製造方法を提供する。
【解決手段】基板上にトンネル絶縁膜を形成した後、トンネル絶縁膜上に互いに離隔し、実質的に同じ構造を有する第１及び第２ゲート構造物を形成する。第１及び第２ゲート構造物間の基板に共通ソース領域を形成した後、第１及び第２ゲート構造物にそれぞれ隣接する基板の第１及び第２部分にそれぞれ第１及び第２ドレイン領域を形成する。従って、信号の印加によってメモリトランジスタと選択トランジスタの機能を互いに交互に行い、実質的に同じ構造を有する第１トランジスタ及び第２トランジスタを有するＥＥＰＲＯＭ装置が具現される。 （もっと読む）

【課題】積層構造を有するメモリ素子及びその製造方法を提供する。
【解決手段】メモリ素子１０１は、基板１００上に第１アクティブ領域１０５と、第１アクティブ領域１０５の第１及び第２側壁にそれぞれ隣接する基板上に位置する第１及び第２ソース／ドレイン領域１５０、１５２を含む。第１及び第２ソース／ドレイン領域１５０、１５２間の第１アクティブ領域１０５上には第１ゲート構造物１３２が配置される。第１及び第２ソース／ドレイン１５０、１５２間及び第１及び第２ソース／ドレイン１５０、１５２に隣接する部位には第１ゲート構造物１３２上に位置する第２アクティブ領域１０４ａが具備される。第１ゲート構造物１３２上に位置する第２アクティブ領域１０４ａ上には第２ゲート構造物１４８が具備される。 （もっと読む）

【課題】垂直積層構造を有して高集積を効果的に達成しうる不揮発性メモリ装置用のトランジスタ及びその製造方法を提供する。
【解決手段】バーティカルツインチャネルトランジスタとしてのトランジスタ１００は、基板１０１上に位置する第１及び第２垂直オーバーラップソース／ドレイン対（１１５，１１６）と、第１及び第２垂直オーバーラップソース／ドレイン対（１１５，１１６）の間で延長する第１及び第２垂直チャンネル領域１１７と、それぞれ第１及び第２垂直オーバーラップソース／ドレイン領域（１１５，１１６）の間で第１及び第２垂直チャンネル領域１１７と隣接するように位置する第１及び第２絶縁領域（１０９，１１２）と、第１及び第２垂直チャンネル領域１１７上に形成されるチャージトラップ膜を含む第１及び第２ゲート絶縁体１１０と、第１及び第２ゲート絶縁体１１０の間に形成されるゲート電極１１１と、を含む。 （もっと読む）

【課題】不揮発性半導体メモリのメモリセル当たりの記録データ量を向上させることができる不揮発性メモリを提供する。
【解決手段】データを電気的に書き込み・消去可能なＥＥＰＲＯＭ等の不揮発性メモリにおいて、前記メモリを構成する各メモリセルが、半導体基板に形成されたソース／ドレイン領域２３a、２４a、２３b、２４ｂと、前記半導体基板のチャネル領域上に形成されるゲート電極２７と、前記半導体基板と前記ゲート電極２７との間に形成されるシリコン窒化膜を含む３層のゲート絶縁膜２６とを備えている。そして、前記ゲート電極側２７から平面的に見たときに、前記ソース／ドレイン領域２３a、２４a、２３b、２４ｂが前記チャネル領域から少なくとも３方向に延びる構成を採用する。 （もっと読む）

【解決手段】本発明は、選択トランジスタをフローティングゲート・トランジスタと直列に夫々備えるEEPROMメモリセルのアレイに埋め込まれている時間測定のための電荷保持電子回路に関し、前記回路は、メモリセルのいずれか１つの列に、そのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さが、他のセルのフローティングゲート・トランジスタのトンネル窓の誘電体の厚さより薄い少なくとも１つの第１セル(C1)から成る第１サブアセンブリと、そのフローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セル(C2)から成る第２サブアセンブリと、少なくとも１つの第３セル(7) から成る第３サブアセンブリと、そのトンネル窓が除去された少なくとも１つの第４セル(6) から成る第４サブアセンブリとを備え、前記４つのサブアセンブリのセルのトランジスタのフローティングゲートが夫々相互接続されている。
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【課題】ホットエレクトロンの速度オーバーシュートを抑制することにより、書き込み効率を向上させることのできるＮＯＲ型フラッシュメモリ及びその製造方法を提供する。
【解決手段】第1導電型の半導体基板（１）と、半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース（２）及びドレイン拡散領域（３）と、ソース及びドレイン拡散領域に挟まれた半導体基板表面のチャネル領域（１０）上に順次形成された、ゲート絶縁膜（４）、電荷蓄積層（５）、層間絶縁膜（６）、制御ゲート（７）を備える積層構造とを具備し、ソース拡散領域とチャネル領域との接合位置が積層構造のソース拡散領域に近い端部と離れて形成されている。 （もっと読む）

【課題】小型化および微細化を図りつつ、ソース／ドレインとして機能する反転層の抵抗低減を図り、読出し動作等の各種動作を良好に行うことができる半導体記憶装置およびその製造方法を提供する。
【解決手段】主表面を有する半導体基板１Ａと、半導体基板１Ａの主表面上に形成され、該半導体基板１Ａとは材質の異なる第１半導体層１Ｂと、第１半導体層１Ｂ上の少なくとも一部に形成され、該第１半導体層１Ｂと材質の異なる第２半導体層１Ｃと、第２半導体層１Ｃの表面上に、第１絶縁層１５を介して形成され、電荷を蓄積可能な第１導電層ＦＧと、第１導電層ＦＧと隣り合う第２半導体層１Ｃの表面上に、第２絶縁層１Ｃを介して形成された第２導電層８と、第１導電層ＦＧ上に第３絶縁層１８を介して形成され、第２導電層ＡＧが延在する方向と交差する方向に延在する第３導電層ＣＧとを備える。 （もっと読む）

【課題】四つのストレージノード膜を備える不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】第１フィン１０５ａ及び第２フィン１０５ｂを備え、埋め込み絶縁膜１１５は、第１フィン１０５ａと第２フィン１０５ｂとの間にあり、制御ゲート電極１４０は、埋め込み絶縁膜の反対側の第１及び第２フィンの側面を覆い、ゲート絶縁膜１３０は、第１、第２フィン及び制御ゲート電極の間にあり、第１ソース領域及び第１ドレイン領域は第１フィン１０５ａの部分に、第２ソース領域及び第２ドレイン領域は第２フィン１０５ｂの部分に、制御ゲート電極から離隔されて形成され、第１ストレージノード膜１６０ａ１及び第２ストレージノード膜１６０ａ２は、制御ゲート電極を挟んで第１フィン１０５ａの側面上に、第３ストレージノード膜１６０ｂ１及び第４ストレージノード膜１６０ｂ２は、制御ゲート電極を挟んで第２フィン１０５ｂの側面上に形成される。 （もっと読む）

【課題】部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１と、前記半導体基板１上に絶縁膜２によって前記半導体基板１と分離されて形成された半導体層３と、前記半導体層３に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセルを含むＮＡＮＤセルユニットとを有し、前記絶縁膜２は、前記ＮＡＮＤセルユニット内の前記メモリセルのソース及びドレイン領域に対応する位置に開口４が形成され、前記半導体層３は前記開口４を介して前記半導体基板１とコンタクトする。 （もっと読む）

【課題】電荷注入効率を高め、少ない電流及び低い電圧での書込みを可能にする。
【解決手段】制御電極３４は、第１導電型の半導体基板２０の一方の主表面上に絶縁膜３２を介して設けられている。一対の不純物拡散領域２４ａ、２４ｂは、半導体基板の表層領域の制御電極を挟む領域部分に形成されている。抵抗変化部２２は、半導体基板の表層領域の、制御電極の下側の領域部分と不純物拡散領域との間に形成されている。抵抗変化部は、第２導電型であり、不純物拡散領域よりも不純物濃度が低い。主電極は、半導体基板の不純物拡散領域上に設けられている。第１電荷蓄積部４０ａは、半導体基板上の、第１主電極３６ａと制御電極とによって挟まれる部分に設けられている。第２電荷蓄積部４０ｂは、半導体基板上の、第２主電極３６ｂと制御電極とによって挟まれる部分に設けられている。 （もっと読む）

【課題】フローティングゲート間の電気容量を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、直線状の第１のコントロールゲートと、第１のコントロールゲートと隣り合って並走する直線状の第２のコントロールゲートと、第１および第２のコントロールゲートと交差するアシストゲートと、それぞれが第１のコントロールゲートと半導体基板との間に配置されアシストゲートを挟んで互いに隣り合うように配置された第１および第２のフローティングゲートと、第２のコントロールゲートと半導体基板との間に配置された第３のフローティングゲートとを有している。第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。 （もっと読む）

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。 （もっと読む）

【課題】半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】ＳＯＩ半導体基板１と、素子分離層３８と、トランジスタ形成領域１０に形成されたＭＯＳＦＥＴ８と、キャパシタ形成領域に形成されたＭＯＳキャパシタ９とを備えた半導体記憶装置であって、ＭＯＳＦＥＴ８はゲート絶縁膜と、ゲート酸化膜上に形成されたフローティングゲート電極１３と、ソース層１６およびドレイン層１７と、チャネル領域に接しチャネル領域に拡散された不純物と同じ型の不純物を高濃度に拡散させた高濃度拡散層１９と、高濃度拡散層１９とソース層１６とを覆うシリサイド層とを有し、ＭＯＳキャパシタ９はソース層１６と同じ型の不純物を高濃度に拡散させたキャパシタ電極２１を有し、ＭＯＳキャパシタ９のキャパシタ電極２１をＭＯＳＦＥＴのフローティングゲート電極１３の端部にゲート絶縁膜を挟んで対向配置する。 （もっと読む）