【課題】 ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。
【解決手段】 本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。 （もっと読む）

【課題】 拡散層、または半導体層の不純物濃度の低下による抵抗の上昇によるセル電流の低下を防止することが可能な半導体記憶装置を提供する。
【解決手段】 ｎ型シリコン基板１の主面上に複数のセルゲート２が離間形成され、このセルゲート２間のシリコン基板１の主面ｎ型拡散層７が形成されている。各セルゲート２間には、ゲート絶縁膜３及び埋め込み絶縁膜８からなるセル間絶縁膜９が設けられ、このセル間絶縁膜９中に炭素元素を含む炭素蓄積領域１０が設けられている。この炭素蓄積領域１０における炭素元素濃度の最大がｎ型拡散層７とセル間絶縁膜９との界面から２ｎｍの領域に設けられている。この炭素元素は、Ｓｉと結合して正の固定電荷となっており、この正電荷によりｎ型拡散層７のキャリア濃度を高め、トランジスタのしきい値を変動させること無く、セル電流を増大させる。 （もっと読む）

【課題】 本発明は、セル領域のセレクトライン及びワードライン間の半導体基板に質量が互いに異なる不純物を用いてダブル接合領域を形成することにより、プログラムディスターバンス特性を減少させることができる半導体メモリ素子の接合領域及びその形成方法を提供する。
【解決手段】 ゲートラインが形成された半導体基板、ゲートライン間の半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなることを特徴とする。 （もっと読む）

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。第１の不純物拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。第２の不純物拡散層７０は、半導体基板２０内に設けられ、フローティングゲート４０とオーバーラップしている。フローティングゲート４０と容量カップリングした第２の不純物拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。 （もっと読む）

【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４との間に電荷蓄積層３６を挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の下部に接し且つ基板Ｂａに対して垂直方向に延びるソース側柱状半導体層２６と、ソース側柱状半導体層２６との間に電荷蓄積層２７を挟むように形成されると共にロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられたソース側導電層２２とを備える。 （もっと読む）

【課題】寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】ガラス基板１上に形成した半導体層３と、半導体層３上に形成したＯＮＯ膜による電荷保持膜２１と、電荷保持膜２１上に設けたゲート電極２２とを備える。更に半導体層３にゲーート電極２２とオーバーラップするように設けられたニッケルシリサイド等の半導体と金属の化合物からなるソース・ドレイン領域２３を有する。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、半導体基板Ｂａに対して垂直方向に延び且つ上端から下方に延びる中空を有するメモリ柱状半導体層３７と、メモリ柱状半導体層３７の外壁に接して形成されたトンネル絶縁層３６ｃと、中空に面するメモリ柱状半導体層３７の内壁に形成されたメモリホール第１の絶縁層３８ａと、メモリ柱状半導体層３７と共にトンネル絶縁層３６ｃを挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタの制御電極として機能する。 （もっと読む）

【課題】不揮発性半導体記憶装置を高集積化および高信頼度化する方法を提供する。
【解決手段】複数のメモリセルが、ウェル（ｐ型半導体領域１０２）よりも深く、Ｙ方向に延在した複数の素子分離（シリコン酸化膜１０３）によって区画された複数のアクティブ領域に形成されている。各メモリセルでは、ソース拡散層（ｎ^＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられており、ビット線（メタル配線１１７）とソース拡散層（ｎ^＋型半導体領域１１５）とを電気的に接続するコンタクト１１６がウェル（ｐ型半導体領域１０２）とも電気的に接続されている。 （もっと読む）

【課題】電荷蓄積層とワードラインとが直接接することを抑制し、かつ電荷蓄積層下のバーズビークを抑制する半導体装置製造方法の提供。
【解決手段】半導体基板１０上にゲート電極１４を形成する工程と、ゲート電極１４を覆うように、トンネル絶縁膜１６、絶縁体からなる電荷蓄積層１８、ダミー絶縁膜を順に形成した積層膜を形成する工程と、積層膜をエッチバックし、ゲート電極１４の側面に積層膜からなる側壁３２を形成する工程と、ゲート電極１４および側壁３２をマスクに半導体基板１０内に拡散領域２６を形成する工程と、側壁３２のうちダミー絶縁膜を除去する工程と、側壁３２、ゲート電極１４および拡散領域２６上にトップ絶縁膜３０を形成する工程と、トップ絶縁膜３０上に導電層３４を形成する工程と、導電層３４を、ゲート電極１４が露出するまで研磨する工程と、ゲート電極１４および導電層３４上にワードライン３６を形成する工程と、を有する。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】メモリセルトランジスタと選択トランジスタとで構成されたフラッシュＥＥＰＲＯＭにおけるGIDLを抑制する。
【解決手段】電荷蓄積層１５と制御ゲート層１７からなる積層構造のゲート電極１２を有するメモリセルトランジスタＣＴと、ソース、ドレイン拡散層の一方がメモリセルトランジスタＣＴと共有されている選択トランジスタＳＴとからなるメモリセルが半導体基板上に複数個配列されており、複数の各メモリセル内でメモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているソースまたはドレイン拡散層２１の不純物濃度が、各メモリセル内のそれ以外のソース、ドレイン拡散層２２ａ、２３ａの不純物濃度よりも低く設定されている。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。 （もっと読む）

【課題】下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜２を介して、制御ゲート電極ＣＧとして機能する導電膜３、高誘電体膜を含有した導電膜間絶縁膜４、リン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する導電膜５を順に形成する。その後、４００℃以上６００℃以下の温度範囲内の低温条件下でプラズマ酸化処理によって導電膜５上にシリコン酸化膜７を形成する。シリコン酸化膜７および８上には、シリコン層９が形成されている。ソース／ドレイン領域が積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。 （もっと読む）

【課題】金属酸化膜とその上下を挟む絶縁膜との相互拡散を抑制することにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１に備わる電荷保持用絶縁膜４を、半導体基板１のチャネル領域側から、ボトム絶縁膜４ａ、金属酸化膜からなる電荷蓄積膜４ｃ、およびトップ絶縁膜４ｅが順次形成された積層膜によって構成し、さらに、ボトム絶縁膜４ａに対してプラズマ窒化処理を行うことにより、ボトム絶縁膜４ａ中の上面側に、ピーク値を有して窒素濃度が１原子％以上の窒化領域４ｂを形成し、その窒化領域４ｂの厚さを０．５ｎｍ以上、１．５ｎｍ以下、窒素濃度のピーク値を５原子％以上、４０原子％以下、窒素濃度のピーク値の位置をボトム絶縁膜４ａの上面から２ｎｍ以内とすることにより、ボトム絶縁膜４ａと電荷蓄積層４ｃとの相互反応を抑制する。 （もっと読む）

【課題】高耐圧トランジスタと低耐圧トランジスタが混在する構成の半導体装置の加工工程で、高耐圧用の厚い膜厚のゲート絶縁膜を除去するための工程をなくす。
【解決手段】シリコン基板１に高耐圧トランジスタ２のゲート電極ＧＨを形成する領域にあらかじめリセス７を形成し、ここに高耐圧用の厚いゲート絶縁膜となるシリコン酸化膜８を形成する。ソース／ドレイン領域および低耐圧トランジスタ３に対応する部分には薄いゲート絶縁膜となるシリコン酸化膜９を形成する。これにより、厚いシリコン酸化膜を除去する工程を不要とし、さらにコンタクトホールの形成時においても低耐圧トランジスタと同時にコンタクトホールを形成する加工も行うことができ、工程を簡略化することができると共に、加工性の向上を図ることができる。 （もっと読む）

【課題】電荷保持膜の損傷が抑制され、良好な電荷捕獲能力を有し、高い信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板内１を列方向に延伸する第１の拡散層ビット線２ａと、第１の埋め込み絶縁膜３ａと、第１の電荷保持膜４ａと、半導体基板１の上方を行方向に延伸するワード線５とを有するメモリセル領域と、メモリセル領域と列方向に隣接し、注入拡散層７を有するコンタクト領域とを備えている。メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 （もっと読む）

【課題】優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。 （もっと読む）

【課題】プログラムディスターバンス特性を向上させることができ、メモリセルの間の干渉現象を減らすことができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターン１１２を用いてセレクトトランジスタ及びこれと隣接したメモリセルの間１１１ｂの半導体基板１００を過度エッチングすることにより、電子の移動を抑制することができるため、プログラムディスターバンス特性を向上させることができ、メモリセルの間にボイド１１３を形成することにより、メモリセルの間の干渉現象を減らすことができるため、フラッシュメモリ素子の信頼性を向上させることができる方法について開示する。 （もっと読む）