【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および方法により得られた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、不揮発性メモリ形成領域のドレイン形成領域側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅が、ソース形成領域側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅Ｘよりも長い第２サイドウォール４３を得る工程を含む。 （もっと読む）

【課題】メモリセル内に保持する電荷の、チャネルに対して垂直方向の位置を情報量として利用するＮＡＮＤ型の不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１チャネル８ａと、第１チャネル８ａの両側に設けられたソース領域及びドレイン領域５ａと、を有する半導体基板１ａと、第１チャネル８ａの上に設けられた第１絶縁膜３ａと、第１絶縁膜３ａの上に設けられた電荷保持層４と、電荷保持層４の上に設けられた第２絶縁膜３ｂと、第２絶縁膜３ｂの上に設けられた第２チャネル８ｂと、第２チャネル８ｂの両側に設けられたソース領域及びドレイン領域と、を有する。 （もっと読む）

【課題】高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。 （もっと読む）

【課題】メモリセルの微細化を図ること。
【解決手段】本発明は、半導体基板１０上に電荷蓄積層１４、第１導電層２０、及びパターン化した第１マスク層２２を順次形成する工程と、第１マスク層間の中央部に開口部３０を有するように、第１マスク層の側壁に第２マスク層２８を形成する工程と、開口部に第２導電層３２を形成する工程と、第２導電層の表面に第３マスク層３４を形成する工程と、第２マスク層と第３マスク層とをマスクにエッチングを行い、第１溝部３６を形成し、第１溝部間に第１導電層からなるゲート電極３８を形成する工程と、半導体基板内に第１溝部で画定される拡散領域４０を形成する工程と、第１溝部に第１絶縁膜４２を形成し、第２マスク層と第１絶縁膜とをマスクにエッチングを行い、第２溝部４４を形成し、第２溝部により電荷蓄積層を分離させる工程と、第２溝部に第２絶縁膜を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにする。
【解決手段】ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成されており、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に離間してシリコン基板２の表層に形成されている。 （もっと読む）

【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 （もっと読む）

【課題】製造が容易な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１、ＭＬ２、ＭＬ３をこの順に形成する。積層体ＭＬ１には下部選択ゲートＬＳＧを設け、積層体ＭＬ３には上部選択ゲートＵＳＧを設ける。また、積層体ＭＬにはＺ方向に延びる貫通ホール１７を形成し、その内部にシリコンピラーＳＰを埋設する。下部選択ゲートＬＳＧとシリコンピラーＳＰとの間、及び上部選択ゲートＵＳＧとシリコンピラーＳＰとの間には、ゲート絶縁膜ＧＤを設ける。そして、このゲート絶縁膜ＧＤを、ボロンを含有したシリコン窒化物により形成する。 （もっと読む）

【課題】ドレインディスターブ特性が満足でき、電子注入状態における電流の低下が抑制される半導体記憶装置の提供。
【解決手段】溝２４を有するＰ型半導体基板２と、Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたソース側Ｎ⁻拡散層４４Ｓ、Ｎ^＋拡散層４２Ｓ、ドレイン側Ｎ⁻拡散層４４Ｄ、Ｎ^＋拡散層４２Ｄと、溝２４の側壁部、底部、Ｎ⁻拡散層４４Ｓ、４４Ｄ、Ｎ^＋拡散層４２Ｓ、４２Ｄの表面を覆うゲート酸化膜１２と、溝２４を埋め込むようゲート酸化膜１２の表面に形成され、溝２４が連続する方向に格子状に形成されたゲート電極１４と、溝２４の側壁部の表面のうち、少なくともゲート酸化膜１２を介してＮ⁻拡散層４４Ｓ、４４Ｄと対向する領域に形成され、ゲート電極１４との間に酸化膜１２を介してスペーサ状に形成された窒化膜８と、ゲート電極１４と直接接するように形成されたゲート裏打ち配線１０と、を備える半導体記憶装置。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】メモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 （もっと読む）

【課題】微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、ＮＡＮＤ型不揮発性半導体記憶装置、及び、その製造方法を提供する。
【解決手段】半導体記憶装置は、基板４０の主面４１上に並設され、主面４１に対して平行な第１方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向と非平行な第２方向に延在したゲート電極７０と、を備え、複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設され、第２間隔５２の周期は、デザインルールＦの４倍であり、ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有し、半導体層５０の側面と突出部７８との間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を備える。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】ワード線間又はビット線等における不純物プロファイルが適正に制御され、さらなる微細化が可能な半導体装置及びその製造方法を実現できるようにする。
【解決手段】半導体装置は、第１導電型の半導体基板１１にストライプ状に形成された、第２導電型の不純物の拡散層である複数のビット線１４と、半導体基板１１の上における複数のビット線１４同士の間の領域に形成された複数のゲート絶縁膜１２と、半導体基板１１の上に、各ゲート絶縁膜１２を介在して形成され、複数のビット線１４と交差する方向に延びる複数のワード線１６と、半導体基板１１における複数のワード線１６同士の間の領域に形成された、第１導電型の不純物の拡散層である複数のビット線分離拡散層１８とを備えている。各ビット線分離拡散層１８は、不純物の拡散を抑制する拡散抑制物１８Ｂを含む。 （もっと読む）