電子デバイスを形成するためのプロセスは、基板（１２）内に第１のトレンチ（２２、２３）を形成する段階を含むことができ、該トレンチは、壁部及び底部を含み且つ基板の主要面から延びる。プロセスはまた、不連続蓄積素子（６４）を形成する段階と、不連続蓄積素子のうちの第１の不連続蓄積素子が第１のゲート電極（９２）とトレンチの壁部との間に位置するようにトレンチ内に第１のゲート電極を形成する段階とを含むことができる。プロセスは更に、基板の主要面の上に重なる不連続蓄積素子を除去する段階を含むことができる。プロセスは更に、第１のゲート電極及び基板の主要面の上に重なる第２のゲート電極を形成する段階を含むことができる。 （もっと読む）

記憶セルは、トレンチを画成する半導体基板、トレンチの内側を覆う底部誘電体、及び底部誘電体上の電荷格納層を有している。電荷格納層は複数の不連続な記憶要素（ＤＳＥ）を含んでいる。制御ゲート及び頂部誘電体がＤＳＥを覆っている。記憶セルはトレンチの下にソース／ドレイン領域を有している。ＤＳＥはシリコンナノ結晶であってもよく、制御ゲートはポリシリコンであってもよい。制御ゲートは半導体基板の上面の下方までリセス化され、最も上側のＤＳＥは縦方向で制御ゲートの上面に揃えられている。記憶セルは、トレンチの側壁に隣接するシリコンナノ結晶に横方向で揃えられ、且つ最も上側のシリコンナノ結晶から基板の上面まで縦方向に延在している酸化物ギャップ構造を含んでいる。ＤＳＥ群は少なくとも２つのプログラム可能な注入領域を含んでいる。
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【課題】 ＮＡＮＤ型アレイ構成にて、ホットエレクトロン書き込みが可能で大容量化に適した不揮発性半導体記憶装置を提供する。
【解決手段】 列方向に直列するＮＡＮＤ構造のメモリセル列１０が行方向に複数並列し、行方向に隣接する１対のメモリセル列１０からなるメモリセル列群１１の一方端の拡散領域Ｄが電気的に接続し、他方端の拡散領域Ｓが電気的に分離しており、各メモリセル列１０が、チャネル領域上に形成されたメモリ機能体と制御ゲートからなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部６の夫々複数を、メモリトランジスタ部３の少なくとも一方側に補助トランジスタ部６が隣接する配列順序で、直列に接続することにより形成され、メモリトランジスタ部３のメモリ機能体への書き込みが、隣接する補助トランジスタ部６のチャネル領域からのホットエレクトロン注入により行われる。 （もっと読む）

【課題】 周辺回路領域のコンパクト化を図ることができ、チップサイズのコンパクト化を図ることができる不揮発性半導体装置を提供する。
【解決手段】 半導体基板１と、半導体基板１の主表面上に形成された複数のメモリセルを含むメモリセル領域と、半導体基板１の主表面上に形成され、メモリセル領域の周囲の領域からメモリセル領域内に達する活性領域３ａと、活性領域３ａ上に第１ゲート絶縁膜７１を介して形成された第１ゲート１２ａと、活性領域上３ａに形成され、第１ゲート絶縁膜７１より厚い第２ゲート絶縁膜７２を介して形成され、第１ゲート１２ａより狭い第２ゲート１３ｂとを備える。 （もっと読む）

【課題】 半導体基板上の導電膜間の絶縁膜をエッチングする際に、半導体基板の主表面に与えるダメージを軽減することができる不揮発性半導体装置の製造方法を提供する。
【解決手段】 半導体基板１の主表面上に第１絶縁膜２を形成する工程と、複数の導電膜５ａ〜５ｃを第１絶縁膜２上に形成する工程と、導電膜５ａ〜５ｄを覆う第２絶縁膜２５を形成する工程と、第２絶縁膜２５または、第１絶縁膜２および第２絶縁膜２５にドライエッチングを施し、導電膜５ａ〜５ｄ間に、第１絶縁膜２と第２絶縁膜２５との少なくとも一方を残留させる工程と、半導体基板１の主表面に残留した第１絶縁膜２または第２絶縁膜２５の少なくとも一方にウェットエッチングを施して、半導体基板の主表面を露出する工程と、を備える。 （もっと読む）

【課題】 コンタクトホールの目外れによる不具合を防止する。
【解決手段】 半導体基板１上に形成された補助ゲート電極の幅広領域１５ａの周囲に幅広領域１５ａよりも高いダミー浮遊ゲート電極４２を形成し、ダミー浮遊ゲート電極４２の上面の端部が、幅広領域１５ａの端部の直上に一致する位置か、または直上を超えて幅広領域１５ａ側の位置にあるようにする。ダミー浮遊ゲート電極４２は、不揮発性メモリの電荷蓄積用の浮遊ゲート電極と同層の導電体層により形成されている。コンタクトホール６２ａに目外れが生じた場合は、コンタクトホール６２ａの側面でダミー浮遊ゲート電極４２を露出させてエッチングストッパとして機能させ、底部で幅広領域１５ａを露出させる。補助ゲート電極の幅広領域１５ａと接続するプラグ６３は、ダミー浮遊ゲート電極４２とも接続される。 （もっと読む）

【課題】不揮発性半導体記憶装置に求められる高速読み出しと、高書き換え耐性を有した集積半導体装置を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、読み出し電流と書き換え耐性はメモリゲートのゲート長によりトレードオフの関係にあるため、ゲート長の異なるメモリセルを集積する。これにより、高速読み出しと高書き換え耐性を両立した集積半導体装置を得ることができる。 （もっと読む）

【課題】 補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 フラッシュメモリの補助ゲート配線上に窒化シリコンを主体とする材料で形成されたキャップ絶縁膜３において、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くする。これにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】 動作速度を劣化させることなく電源電圧を低電圧化することができ、信頼性の高い半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、半導体基板１０と、半導体基板上の第1のゲート絶縁膜２０と、第1のゲート絶縁膜上のフローティングゲートＦＧと、フローティングゲート上の第２のゲート絶縁膜３０と、第２のゲート絶縁膜上のコントロールゲートＣＧと、フローティングゲートの下にあるチャネル領域を挟むように半導体基板に形成されたソース層５０およびドレイン層６０と、ソース層に電気的に接続されたソース電極Ｓと、ドレイン層上に設けられ緩衝膜８０と、緩衝膜を貫通してドレイン層に電気的に接続されたドレイン電極Ｄとを含むメモリセルＭＣを備え、半導体基板の表面の上方から見たときに、フローティングゲートとドレイン層との重複領域は、フローティングゲートとソース層との重複領域よりも狭い。 （もっと読む）

【課題】メモリセルの場所に依存した書き込み速度のばらつきを低減できるフラッシュメモリを得ること。
【解決手段】半導体基板表面上に、フローティングゲートを含むメモリ部２の列と、電圧を印加したとき配置直下の半導体基板表面側に反転層８を形成するアシストゲート部１の列とを行方向に交互に配置し、行方向に並ぶメモリ部２をワード線３で接続する構成のフラッシュメモリにおいて、列方向に並ぶ反転層８に電位を与えるための反転層取り出し部が、行方向に並ぶ反転層列において、反転層列の両端部に繋がる２つの位置と、一端側端部に繋がる１つの位置と、他端側端部に繋がる１つの位置とに順次配置されている。電流経路長をメモリ部２の場所によらず同じにすることができる。 （もっと読む）

【課題】 トンネル酸化膜の信頼性を向上させた不揮発性メモリセルを有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板４０と、半導体基板４０の主表面上に形成された電荷蓄積用のフローティングゲート電極１１（ＦＧ）と、半導体基板４０の主表面上におけるフローティングゲート電極１１の両側に形成された複数のアシストゲート電極１２（ＡＧ）と、フローティングゲート電極１１およびアシストゲート電極１２間に設けられたＯＮＯ膜９０と、フローティングゲート電極１１上から複数のアシストゲート電極１２上にＯＮＯ膜１１０を介して設けられ、複数のアシストゲート電極１２と交差する方向に延びるコントロールゲート電極１３（ＣＧ）とを備える。３種のゲート電極１１，１２，１３は、ＦＧ−ＡＧ−ＣＧの順に形成される。 （もっと読む）

【課題】微細化および高集積化が可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１上にマスク層１２を形成する工程と、半導体基板１１をマスク層１２をマスクとしてエッチングし、半導体基板１１に半導体柱１３を形成する工程と、半導体基板１１に不純物を導入し、半導体基板１１内で半導体柱１３の下に第１ソース／ドレイン領域１６を形成する工程と、半導体基板１１上で半導体柱１３の側面に接しかつ囲むようにゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４の側面上にゲート電極１７を形成する工程と、ゲート電極１７上で半導体柱１３の側面に接しかつ囲むように第１絶縁層１８を形成する工程と、第１絶縁層１８に不純物を導入し、第１絶縁層１８の側面の半導体柱１３に第２ソース／ドレイン領域１９を形成する工程とを含む。 （もっと読む）

本発明の一側面によれば、フローティングゲート型メモリアレイの製造方法は、第１のソース領域（１１６，２１６，３１６）と第２のソース領域（１１８，２１８）の間に設けられ、基板（２５８，３５８）のサイドウォール（１５０，２５０）を規定するトレンチ（１２８，２２８）を露出させるために、前記基板に設けられた分離領域（１１０）から誘電体を除去する工程（４０４）を含む。この製造方法はさらに、Ｎ＋型領域（２５２，３５２）を形成するＮ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８，３１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０６）を含む。この製造方法はさらに、前記Ｎ＋型領域（２５２，３５２）の下部に設けられたＰ＋型領域（２５６，３５６）を形成するＰ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０８）とを有する。
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【課題】電荷を保持するゲート絶縁膜が形成された後の製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置を実現できるようにする。
【解決手段】半導体基板１の表面近傍の領域には、不純物拡散層からなる複数のビット線６が互いに平行に形成されている。半導体基板１の上には、下層シリコン酸化膜２、シリコン窒化膜３及び上層シリコン酸化膜４が下から順次積層されたＯＮＯ膜５が形成され、シリコン窒化膜３の上には、上層シリコン酸化膜４よりも膜厚が厚いゲート絶縁膜９を介在させて、各ビット線６と直交するように複数のワード線１３が互いに間隔をおいて形成されている。隣接するワード線１３同士の間の領域には、ポリシリコン膜からなる複数の遮光膜１１が形成されている。 （もっと読む）

【課題】ビットラインの電気抵抗を増大させることなく、メモリセル領域の高さを低くするフローティングゲート構造にする。
【解決手段】半導体基板１０上に、イオン注入損傷保護膜２０を形成し、半導体基板を半導体支持層１３上に不純物拡散層１５を備える構成にする。イオン注入損傷保護膜上には、層間絶縁膜４０を形成する。層間絶縁膜、イオン注入損傷保護膜及び不純物拡散層の、フローティングゲート形成領域５１に対応する領域の部分を除去して、半導体支持層を露出するゲート形成用溝４２を形成する。ゲート形成用溝内に、フローティングゲート絶縁膜６２及びフローティングゲート７２を形成する。 （もっと読む）

【課題】垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造体は、横方向で対向する第１及び第２の側面と縦方向で対向する第３及び第４の側面を有する半導体パターンと、半導体パターンの第１及び第２の側面に隣接して配置されるゲートパターンと、半導体パターンの第３及び第４の側面に直接接触しながら配置される不純物パターンと、ゲートパターンと半導体パターンとの間に介在されるゲート絶縁膜パターンと、を備える。これにより、ゲートパターンがチャネル領域の側面に配置されるので、半導体装置の集積度を増加させることと同時にトランジスタのチャネル幅を増加させうる。 （もっと読む）

【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。 （もっと読む）

【課題】不揮発性メモリデバイスにおいて、自己収束消去を容易にすると共に電荷保持特性の向上をはかる。
【解決手段】半導体基板であって、該基板の表面より下に配置され且つチャネル領域によって分離されたソース領域及びドレイン領域を備えた半導体基板と；前記チャネル領域より上に配置されたトンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と；前記トンネル誘電体構造より上に配置された電荷蓄積層と；前記電荷蓄積層より上に配置された絶縁層と；前記絶縁層より上に配置されたゲート電極と；を有するメモリセルを、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び前記第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。 （もっと読む）

【課題】 ＡＧ＿ＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧のアレイ内場所に対する依存性を低減する。
【解決手段】 ソース側アシストゲート線（ＡＧＳ）およびドレイン側アシストゲート線（ＡＧＤ）それぞれにおいて、ドレイン側およびソース側に電圧供給用のコンタクト（ＡＧＳ＿Ｄ，ＡＧＳ＿Ｓ，ＡＧＤ＿Ｄ，ＡＧＤ＿Ｓ）を設ける。これらのうち少なくともソース側アシストゲート線において電圧勾配が生じるように各アシストゲート線コンタクトに電圧を印加する。 （もっと読む）