【課題】
マクロサイズを小さく抑えながら、高速に動作させることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
第１メモリセル１０ａと、第２メモリセル１０ｂとを具備する不揮発性半導体記憶装置を用いる。第１メモリセル１０ａは半導体基板１上に設けられている。第２メモリセル１０ｂは、半導体基板１上に設けられ、第１メモリセル１０ａとワード線２方向で隣り合っている。第１メモリセル１０ａと第２メモリセル１０ｂとは、電荷蓄積領域が電荷をトラップするトラップ膜４である。第１メモリセル１０ａの第１拡散層７と第２メモリセル１０ｂの第２拡散層８とは、半導体基板１の厚み方向の高さが異なる。 （もっと読む）

【課題】コントロールゲートとフローティングゲートを垂直形態で構成し、セルを小さくし、高カップリング比を実現し、プログラミング時電圧を低減したスプリットゲートフラッシュEEPROMとその製造方法を提供し、コントロール及びフローティングゲートを一部オーバーラップして消去特性を向上する。
【解決手段】トレンチを備えた半導体基板と、トレンチ両側壁に形成したトンネリング酸化膜と、トンネリング酸化膜上のトレンチ両側壁に独立に順次形成したフローティングゲート、誘電体膜及びコントロールゲートと、フローティングゲート、誘電体膜及びコントロールゲート側壁に形成したバッファ誘電体膜と、トレンチ底面半導体基板に形成したソースジャンクションと、ソースジャンクションに電気接続し、バッファ誘電体膜間のトレンチ内に形成したソース電極と、トレンチを除く半導体基板表面に形成したドレインジャンクションを有する。 （もっと読む）

メモリ装置（１００）およびその製造方法が提供される。メモリ装置（１００）は、半導体基板（１１０）と、半導体基板（１１０）に配置される電荷トラップ誘電体スタック（１１６、１１８、１２０）とを含む。ゲート電極（１２２）が電荷トラップ誘電体スタック（１１６、１１８、１２０）上に配置されており、ここでゲート電極（１２２）は半導体基板（１１０）の一部（１１４）内でチャネル（１２４）を電気的に画定する。メモリ装置（１００）は、１組のビット線（１１２）を含み、ビット線は下方部分と、実質的に台形の上方部分とを有する。
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不揮発性のメモリセルトランジスタは、ドレインからソースのみに電流が流れ、かつソース側のみで電荷を交換する指向性を有している。ワード線に接続される一対のメモリセルトランジスタのソースとドレインおよびドレインとソースとがそれぞれ接続されている。データの書き換え動作中に、一対のメモリセルトランジスタのソースおよびドレインには、逆の電圧が印加される。メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、一方のメモリセルトランジスタのデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
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【課題】ＮＡＮＤフラッシュメモリにおいて、ソースセレクトトランジスタ及び/又はドレインセレクトトランジスタに隣接したメモリセルの、プログラムディスターブ(disturb)現象によるプログラム動作速度の低下を防止する。
【解決手段】ナンドフラッシュメモリ素子に関し、ソースセレクトトランジスタＳＳＴとこれに隣接したメモリセルＭＣ０との間の間隔を増加させたり、ドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させたり、ソースセレクトトランジスタＳＳＴとこれに隣接したメモリセルとの間の間隔及びドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させるため、ソースセレクトトランジスタＳＳＴ及び/又はドレインセレクトトランジスタに隣接したメモリセルのプログラムディスターブ(disturb)現象を減らすことができる。 （もっと読む）

【課題】
マクロサイズを小さく抑えて、更なる高集積化を進めることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
不揮発性半導体記憶装置は、半導体基板１と複数のメモリセル１０ａ、１０ｂとを具備する。半導体基板１は、複数の溝６を有する。複数のメモリセル１０ａ、１０ｂは、溝６の内面に沿い、溝６の深さ方向に一側面１７ａ、１７ｂにつき二以上並んでいる。複数のメモリセル１０ａ及び１０ｂは、ソースとして機能する第１拡散層７及び９ａと、ドレインとして機能する第２拡散層９ａ及び８とを備えていても良い。その場合、第１拡散層７及び９ａと第２拡散層９ａ及び８とは、溝６での深さ方向の高さが異なる。 （もっと読む）

【課題】 フローティングゲート絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板１の主表面上にアシストゲート絶縁膜２ａを介在させ互いに間隔を隔てて複数のアシストゲート電極３３が形成されている。隣り合うシストゲート電極３３によって挟まれた半導体基板１の領域の表面上を充填するようにシリコンエピタキシャル成長部１３が形成されている。シリコンエピタキシャル成長部１３の表面上にフローティングゲート絶縁膜８が形成されている。フローティングゲート絶縁膜８上にフローティングゲート電極９９が形成されている。フローティングゲート電極９９上にＯＮＯ膜１０を介在させて、ポリシリコン膜１１および金属シリサイド膜１２からなるコントロールゲート電極３４が形成されている。 （もっと読む）

【課題】 不揮発性半導体記憶装置の大容量化を推進する。
【解決手段】 フラッシュメモリのメモリセルＭＣは、ｐ型ウエル３の表面に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された選択ゲート７と、隣接選択ゲート７間の基板１上に形成されたＯＮＯ膜１２と、ＯＮＯ膜１２上に形成された制御ゲート１３とを有する電界効果型トランジスタによって構成されている。データの書き込みは、ＯＮＯ膜１２中の窒化シリコン膜１０に電子をトラップさせることによって行い、データの消去は、窒化シリコン膜１０に正孔をトラップさせることによって行う。 （もっと読む）

本発明はサドル（Saddle）構造を持つナノ寸法のフラッシュメモリ素子及びその製造方法に関し、特にＭＯＳ基盤フラッシュメモリ素子の縮小化特性と性能を改善するためのサドル型高集積／高性能フラッシュメモリ素子に関する。
本発明によれば、リセスされたチャネルの表面及び側面を露出するためリセスされたチャネル周辺の絶縁膜が選択的に取り除かれる。露出された表面及び側面にトンネル絶縁膜が形成される。形成された構造上に、浮遊電極、電極間絶縁膜及び制御電極が形成され、このようにして素子が製造される。特に、浮遊電極が絶縁窒化膜又は多数のナノ寸法のドットで造られる場合は、追加マスクを使用することなく優れたメモリ素子を造ることができる。本発明によれば、素子の縮小化特性がすぐれ、かつリセスされたチャネルの表面及び側面に電流が流動できるチャネルが形成されるため、電流駆動能力が大きく向上する。また、チャネルを制御する制御電極の能力も向上させることができ、それによりメモリ書き込み／消去が改善できる。
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【課題】 セクタ単位での消去を可能とした半導体記憶装置を提供する。
【解決手段】 セルアレイ２内のワード線を８本ごとに区分し、各ブロックに消去セクタＥＳ０〜ＥＳ１５を構成する。シリコン基板に所定の負電圧を印加した状態で、消去対象の消去セクタに属する８本のワード線に所定の正電圧を印加するとともに、その他の消去対象外の消去セクタに属するワード線を接地することにより、消去対象の消去セクタに属するメモリセルには消去動作を行わせ、消去対象外の消去セクタに属するメモリセルには消去動作を行わせない。これにより上記消去セクタ単位でのセクタ消去が実現される。セルアレイ２内にはメモリセルが２次元マトリクス状に配列されている。メモリセルは、１対のフローティングゲートを有し、２ビット以上のデータを書き替え自在に保持することができる。 （もっと読む）

【課題】 製造が容易であり、かつ動作の信頼性が高い半導体記憶装置を提供する。
【解決手段】 セルトランジスタ１１は、ｐ型シリコン基板、コントロールゲートＣＧ、及び電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２からなる。シリコン基板には、コラム方向に延在した帯状の凸部１３が形成されており、ソース又はドレインとして機能する一対の帯状のｎ型拡散領域１４ａ，１４ｂが凸部１３を挟む表層に形成されている。コントロールゲートＣＧは、凸部１３及びフローティングゲートＦＧ１，ＦＧ２の上に絶縁膜を介して形成され、帯状にロウ方向に延在している。コラム方向に関するフローティングゲートＦＧ１，ＦＧ２の幅Ｗ１はコントロールゲートＣＧの幅Ｗ２より大きい。フローティングゲートＦＧ１，ＦＧ２及びコントロールゲートＣＧは、技術的課題のあるコラム方向におけるセルフアラインプロセスを用いずに簡単に形成することができる。 （もっと読む）

【課題】 微細化できるとともに、配線抵抗を低くすることができる半導体装置を得る。
【解決手段】 半導体基板上にゲート絶縁膜を介して行列状に配置されたフローティングゲートと、フローティングゲート上に行方向に形成された制御ゲートと、半導体基板のフローティングゲート間の領域に列方向に形成されたトレンチと、トレンチを埋め込む絶縁膜と、絶縁膜中に列方向に形成された補助ゲートとを有し、補助ゲートにバイアスを印加することにより補助ゲートの近傍の半導体基板中に生じる反転層を配線として用いる。 （もっと読む）

【課題】スプリットゲート型の不揮発性半導体記憶装置のメモリセルを確実に形成できると共に、該メモリセルをＭＯＳトランジスタと同一の半導体基板上に形成する際に、本発明のメモリセルがＭＯＳトランジスタの動作特性に影響を与えないようにする。
【解決手段】シリコンからなる半導体基板１１上に、ゲート酸化膜１２を介して多結晶シリコンからなる制御ゲート電極１３が形成されている。制御ゲート電極１３の両側面上には、膜厚がそれぞれ７ｎｍ程度のシリコン酸化膜及びシリコン窒化膜の積層体が堆積されてなり、浮遊ゲート電極１５が形成される際に制御ゲート電極１３を保護する保護絶縁膜１４が形成されている。制御ゲート電極１３の一方の側面上には、保護絶縁膜１４を介して対向し且つ制御ゲート電極１３と容量結合する浮遊ゲート電極１５が形成されている。 （もっと読む）

【課題】２ビットより多くのマルチビット動作を具現できるメモリセル構造を有するマルチビットフラッシュメモリ素子を提供する。
【解決手段】基板上にメサ状に形成された第１活性層１１０と、第１活性層１００上に形成され、第１活性層１００と反対の性質の導電型の第２活性層１３０と、第１、第２活性層１１０、１３０とを電気的に隔離するための活性層間分離層２１０と、スタックの互いに対向する二側面にそれぞれ形成されたソース及びドレイン５５０と、この側面と異なる、互いに対向する二側面にそれぞれ形成された第１、第２ゲート４１０、４３０と、トンネル誘電層２３０と、トンネル誘電層２３０と第１、第２ゲート４１０、４３０との間に形成され、トンネル誘電層２３０をトンネリングした電荷を保存する電荷捕獲層３００と、を備える。 （もっと読む）

【課題】 不純物拡散領域に注入された不純物がトンネル酸化膜（第１のゲート絶縁膜）近傍まで拡散するのを防ぐことができる半導体記憶装置を得る。
【解決手段】 半導体基板と、半導体基板上に第１のゲート絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２のゲート絶縁膜を介して形成されたコントロールゲートと、半導体基板の表面に形成された不純物拡散領域とを有し、不純物拡散領域の上面を、第１のゲート絶縁膜と半導体基板の界面よりも４０ｎｍ以上低くしている。 （もっと読む）

【課題】 信頼性を確保しつつ、書込み速度を確保することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板４０と、半導体基板上４０に形成された絶縁膜３９と、半導体基板４０上に形成された複数のメモリセルと、絶縁膜４０上に形成され、メモリセルに向けて延在する複数の第１アシストゲートと、第１アシストゲートの端部を接続し、絶縁膜上に形成された接続部７と、接続部よりメモリセル側に配置され、メモリセルに向けて延在する第２アシストゲート１１と、第１アシストゲート下の領域に電圧を印加するか否かを制御する第１選択トランジスタと、第２アシストゲート１１下の領域に電圧を印加するか否かを制御する第２選択トランジスタ１０ｄと、第２アシストゲート１１と第２選択トランジスタ１０ｄとの間に形成された不純物領域とを備え、接続部７と不純物領域との交差領域下に形成された絶縁膜３９を、第１アシストゲート下および第２アシストゲート１１下に形成された絶縁膜３９より厚くした。 （もっと読む）

【課題】電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリを提供する。
【解決手段】フラッシュＥＥＰＲＯＭメモリ・セルは、チャネル領域と、チャネル領域の一方の側のソース領域２３８と、他方の側のドレイン領域２４０と、チャネル領域の第１の部分にわたり延伸する制御ゲート部分２４６とチャネル領域の第２の部分にわたり延伸するトンネル・ダイオード部分２４４とを有する浮遊ゲート構造体２４２と、トンネル・ダイオード部分２４４とチャネル領域との間に配置されたトンネル酸化層２４７と、制御ゲート部分２４６とチャネル領域との間に配置されたゲート酸化層と、浮遊ゲート構造体２４２にわたり配置されかつレベル間酸化の層によって分離された第１の部分を有する。制御ゲート構造体２５０のチャネル領域の一部分にわたり延伸する第２の部分２５２が浮遊ゲート・セルに直列にパストランジスタを形成する。 （もっと読む）

【課題】 フローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板１と、ゲート絶縁膜２と、半導体基板１の主表面の法線と成す角度θが０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート８ａ〜８ｃと、フローティングゲート８ａ〜８ｃ間に形成された絶縁膜３０と、層間絶縁膜９と、コントロールゲートとを備え、絶縁膜３０上でフローティングゲート８ａ〜８ｃが分断され、層間絶縁膜９の厚みをＴとした場合に絶縁膜３０の厚みが、Ｔ/ｓｉｎθ以上である。 （もっと読む）

【課題】 大きさがさらに低減された電荷捕獲半導体メモリデバイスを提供する。
【解決手段】 メモリセルは、半導体基板（１）の主表面における好適には円柱状の凹部（２）により形成され、側壁におけるメモリ層シーケンス（３）とゲート電極（４）とを備えており、列を成して第１のビット線（８）および第２のビット線（９）に接続された上部ソース／ドレイン領域（５）および下部ソース／ドレイン領域（６）が提供されている。ワード線（１０）が、第１のビット線（８）および第２のビット線（９）の上部に配置されており、ゲート電極（４）の行に接続されている。その鉛直方向のトランジスタ構造により、セルのさらなる縮小化が容易になり、所望される最小有効チャネル長が可能になる。 （もっと読む）

本発明は、フィン電界効果トランジスタメモリセル（２００）、フィン電界効果トランジスタメモリセルアレイおよびフィン電界効果トランジスタメモリセルの製造方法に関するものである。フィン電界効果トランジスタメモリセル（２００）は、第１ソース／ドレイン領域（２０１）および第２ソース／ドレイン領域（２０２）と、ゲート領域とを有している。メモリセル（２００）は、さらに、上記第１ソース／ドレイン領域（２０１）と第２ソース／ドレイン領域（２０２）との間にチャネル領域を有する半導体フィン（２０４）を有し、少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層（２０７・２０８）を有している。上記電荷蓄積層の少なくとも一部の領域上には、ワード線領域（２０５・２０６）が形成されている。フィン電界効果トランジスタセルへの所定の電位の印加により、電荷キャリアを選択的に上記電荷蓄積層へ注入または該電荷蓄積層から放出することができる。
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