電荷捕獲半導体メモリデバイス
【課題】 大きさがさらに低減された電荷捕獲半導体メモリデバイスを提供する。
【解決手段】 メモリセルは、半導体基板（１）の主表面における好適には円柱状の凹部（２）により形成され、側壁におけるメモリ層シーケンス（３）とゲート電極（４）とを備えており、列を成して第１のビット線（８）および第２のビット線（９）に接続された上部ソース／ドレイン領域（５）および下部ソース／ドレイン領域（６）が提供されている。ワード線（１０）が、第１のビット線（８）および第２のビット線（９）の上部に配置されており、ゲート電極（４）の行に接続されている。その鉛直方向のトランジスタ構造により、セルのさらなる縮小化が容易になり、所望される最小有効チャネル長が可能になる。
【解決手段】 メモリセルは、半導体基板（１）の主表面における好適には円柱状の凹部（２）により形成され、側壁におけるメモリ層シーケンス（３）とゲート電極（４）とを備えており、列を成して第１のビット線（８）および第２のビット線（９）に接続された上部ソース／ドレイン領域（５）および下部ソース／ドレイン領域（６）が提供されている。ワード線（１０）が、第１のビット線（８）および第２のビット線（９）の上部に配置されており、ゲート電極（４）の行に接続されている。その鉛直方向のトランジスタ構造により、セルのさらなる縮小化が容易になり、所望される最小有効チャネル長が可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷捕獲半導体メモリデバイスに関し、特に、ＮＲＯＭセルのアレイを備えたメモリデバイスに関する。
【背景技術】
【０００２】
電気によりプログラミング可能かつ消去可能である不揮発性メモリセルは、メモリ層が、メモリ層よりも広いエネルギーバンドギャップを有する誘電体材料の閉じ込め層の間にある、誘電体材料のメモリ層シーケンスを備えた電荷捕獲（ｃｈａｒｇｅ−ｔｒａｐｐｉｎｇ）メモリセルとして実現され得る。メモリ層シーケンスは、半導体の層または基板内のチャネル領域とゲート電極との間に配置され、ゲート電極は、電界を印加することによりチャネルを制御することを目的として提供されている。セルのプログラミングは、チャネル領域内における荷電粒子、特に電子を加速することにより、閉じ込め（ｃｏｎｆｉｎｅｍｅｎｔ）層を貫通し、かつメモリ層に捕獲されるに十分な運動エネルギーを有する荷電粒子を生成することによって行われる。加速させる電界を印加するために、チャネル領域の両端にソース領域とドレイン領域とが提供されている。メモリセルのプログラミングされた状態が読み出されたときに、トランジスタ構造のスレッショルド電圧が検出される。電荷捕獲メモリセルの例には、ＳＯＮＯＳメモリセルがある。ＳＯＮＯＳメモリセルでは、各閉じ込め層が半導体材料の酸化物であり、メモリ層は半導体材料（通常は、シリコン）の窒化物である。
【０００３】
Ｂ．Ｅｉｔａｎらによる論文「ＮＲＯＭ： ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ， ２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ」，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２１巻、５４３ページ〜５４５ページ（２０００年）には、プログラミング電圧を反転したものである読出し電圧における動作（逆読出）に特に適合した酸化物−窒化物−酸化物のメモリ層シーケンスを備えた電荷捕獲メモリセルについて記載されている。酸化物−窒化物−酸化物の層シーケンスの設計により、特に、直接トンネリングする領域がなくなり、また、捕獲された荷電粒子の鉛直方向の保持が確保される。酸化物層の厚みは５ｎｍよりも大きいと特徴付けられる。
【０００４】
閉じ込め層よりも狭いエネルギーバンドギャップを有する別の誘電体材料にメモリ層を代えることができる。荷電粒子の優れた閉じ込め、つまりは優れたデータ保持を得るためには、可能な限りエネルギーバンドギャップの差が大きい必要がある。閉じ込め層として二酸化シリコンを用いる場合において、メモリ層は、タンタル酸化物、カドミウムシリケート、チタン酸化物、ジルコニウム酸化物、またはアルミニウム酸化物であり得る。また、メモリ層の材料として、導電性の真性（ドープされていない）シリコンが用いられ得る。
【０００５】
標準的な平坦なＮＲＯＭセルを用いて、動作電圧を逆方向に印加することによってチャネルの両端にビットを記憶することができる。これは、各メモリセルに２つのビットをプログラミングすることができるということを意味する。しかし、セルの大きさの縮小により電荷を蓄積するための位置が近接するほどに、２つのビットの分離は一層困難になる。このことは、平坦なＮＲＯＭセルのスケーラビリティに制限を課す。
【０００６】
所望される最小有効チャネル長により、電荷捕獲セルを備えた半導体メモリデバイスのさらなる小型化が制限される。この問題の除去を目的として、トレンチの側壁に配置されたメモリセルが提案されている。トレンチ内にゲート電極を配置することにより、側壁および／またはトレンチの底部に沿って延びるチャネルを制御することができる。ソース領域およびドレイン領域は、トレンチに隣接してデバイスの上面に、または、その上面とトレンチの底部領域とに配置される。従って、そのトレンチトランジスタ構造は、メモリセルアレイに所望される表面積を大いに低減するに適する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、大きさがさらに低減された電荷捕獲半導体メモリデバイスを提供することにある。
【０００８】
本発明のさらなる課題は、極度に低減された領域のメモリセルアレイに配置された電荷捕獲セル内の２つのビットの分離を改善することにある。
【０００９】
本発明のさらにさらなる課題は、２つ以上のビットのプログラミングのために提供されたＮＲＯＭセルを備えた極度に縮小化されたメモリセルアレイを提供することにある。
【課題を解決するための手段】
【００１０】
本発明による電荷捕獲メモリデバイスの実施形態を生成するには、標準的な半導体技術で十分である。
【００１１】
このメモリデバイスは、半導体の層または基板の主表面における凹部により形成されたメモリセルを備える。その凹部は、好適には円柱状であり、側壁にメモリ層シーケンスが提供されている。凹部の内部は導電性材料に満たされており、その導電性材料はゲート電極を形成する。凹部の上部および下部に隣接した半導体材料にドープすることにより、ソース領域およびドレイン領域が形成されている。凹部の底部に接触した下部ソース／ドレイン領域は、コンタクトプラグによりコンタクトされ得る。コンタクトプラグは、配線層の導電体トラックを用いて下部ソース／ドレイン領域の電気接続を可能にする。上部ソース／ドレイン領域は、好適には、凹部の上部を囲み、半導体の層または基板の主表面における領域上に制限される。その領域において、対応するビット線がコンタクトされ得る。
【００１２】
このようにして、デバイスの上面において互いに平行に配置されたビット線によって、上部ソース／ドレイン領域の列および下部ソース／ドレイン領域の列が電気接続され得る。ワード線はビット線と交差する。ワード線は、互いに平行に配置されており、ビット線と電気絶縁されており、メモリセルのゲート電極の行を接続する。メモリ層シーケンスは、少なくともソース／ドレイン領域に隣接して提供され、それにより、チャネル領域の両端に情報ビットを格納することができる。チャネル領域は、凹部の好適には円柱状である側壁の半導体材料内に形成されている。
【００１３】
本発明は、さらに以下の手段を提供する。
【００１４】
（項目１）
電荷捕獲半導体メモリデバイスであって、
凹部を有する主表面を有する半導体の層または基板であって、該凹部が、該主表面の垂直方向に該半導体の層または基板の中に延びており、かつ側壁と該主表面から最大距離にある底部領域とを有する、半導体の層または基板と、
少なくとも該凹部の該側壁の一領域に配置されたメモリ層シーケンスと、
該凹部の中に配置されたゲート電極と、
該主表面に隣接して該側壁の上部に位置する上部ソース／ドレイン領域と、
該底部領域に隣接して該側壁の下部に位置する下部ソース／ドレイン領域と、
該ゲート電極と該上部ソース／ドレイン領域と該下部ソース／ドレイン領域とへの電圧の印加を提供する手段と
を備える、電荷捕獲半導体メモリデバイス。
【００１５】
（項目２）
上記凹部が円柱状の形状であり、上記底部領域が平坦である、または丸みをおびている、項目１に記載の電荷捕獲半導体メモリデバイス。
【００１６】
（項目３）
上記電圧の印加を提供する手段が、上記下部ソース／ドレイン領域の上に配置されたコンタクトプラグを備える、項目１または２に記載の電荷捕獲半導体メモリデバイス。
【００１７】
（項目４）
上記上部ソース／ドレイン領域が、上記主表面の中に位置する上部境界表面を有する、項目１または２に記載の電荷捕獲半導体メモリデバイス。
【００１８】
（項目５）
上記半導体の層または基板の中の凹部のアレイであって、メモリ層シーケンスと、ゲート電極と、上部ソース／ドレイン領域と、下部ソース／ドレイン領域とが各凹部に提供されており、複数の行および列を備える、凹部のアレイと、
互いに平行に配置された第１のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該上部ソース／ドレイン領域への複数の電気接続が各第１のビット線に提供されている、第１のビット線のアレイと、
該第１のビット線に平行に配置された第２のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該下部ソース／ドレイン領域への複数の電気接続が各第２のビット線に提供されている、第２のビット線のアレイと、
互いに平行に配置されたワード線のアレイであって、該行のうちの１つに沿って配置された複数の該ゲート電極への複数の電気接続が各ワード線に提供されている、ワード線のアレイとをさらに備える、項目１または２に記載の電荷捕獲半導体メモリデバイス。
【００１９】
（項目６）
上記凹部のアレイが、隣接した列における結合されていないペアを備えており、該ペアの各々における上記下部ソース／ドレイン領域が、上記半導体の層または基板の中において連続的にドープされた領域により形成される、項目５に記載の電荷捕獲半導体メモリデバイス。
【００２０】
（項目７）
上記第２のビット線の各々が、上記隣接した列のペアのうちの１つに提供されており、
各第２のビット線に提供された複数のコンタクトプラグであって、各コンタクトプラグが、上記凹部のうちの４つの隣接した凹部の間に位置する領域の中の下部ソース／ドレイン領域における上記連続的にドープされた領域にコンタクトするように配置されている、複数のコンタクトプラグをさらに備える、項目６に記載の電荷捕獲半導体メモリデバイス。
（摘要）
メモリセルは、半導体基板の主表面における好適には円柱状の凹部により形成され、側壁におけるメモリ層シーケンスとゲート電極とを備えており、列を成して第１および第２のビット線に接続された上部および下部ソース／ドレイン領域が提供されている。ワード線が、第１および第２のビット線の上部に配置されており、ゲート電極の行に接続されている。その鉛直方向のトランジスタ構造により、セルのさらなる縮小化が容易になり、所望される最小有効チャネル長が可能になる。
【００２１】
上記ならびに別の本発明の課題、特徴、および有利な点は、下記の図面の簡単な説明と、発明を実施するための最良の形態と、添付の特許請求の範囲と、図面とから明らかになる。
【発明を実施するための最良の形態】
【００２２】
本発明の電荷捕獲半導体メモリデバイスは、主表面を有する半導体の層または基板を備え、その層または基板内に凹部が形成されており、好適には、その形成はエッチング法による。その凹部は個々のメモリセルの占有地の役目をし、各メモリセルはトランジスタ構造およびメモリ層シーケンスを備える。図１は、円柱状の凹部２がエッチングされた半導体材料の基板１の断面図を示しており、好適には、その半導体材料はシリコンである。図１の理想化された図面は、底部領域が平坦である２つの円柱状の形状をした凹部を示している。標準的なエッチング方法によると、そのデバイスの現実の実施形態は、凹部の底部が丸みをおびるか、または先細り（ｔａｐｅｒｉｎｇ）になるように実現されると考えられる。いずれの場合にも、凹部の幾何学的な形状への制限はない。好適には凹部は円柱状であるが、実際の形状は理想的な円柱状の形状とずれ得る。凹部の側壁は、メモリ層シーケンス３に被覆されており、メモリ層シーケンス３は、少なくとも、ソース／ドレイン領域に隣接して側壁の領域に配置されている。凹部の内部は、ゲート電極４の材料により満たされている。ゲート電極４の円柱状の形状は、ゲート電極を三次元斜視図で示す図１の左側に示されている。そのことについて、図２に関連してさらに説明する。
【００２３】
図１は、ドープされた領域により形成された上部ソース／ドレイン領域５および下部ソース／ドレイン領域６の占有地を示し、その領域は、周知の注入法により生成された標準的な拡散領域であり得る。メモリ層シーケンス３は、電荷捕獲メモリ層シーケンスの形成に適切な材料の任意のシーケンスであり得る。例えば、酸化物−窒化物−酸化物の層シーケンスであり、その窒化物層はメモリ層を形成し、セルのプログラミングの間に、そのメモリ層において荷電粒子が捕獲される。
【００２４】
図１は、コンタクトプラグ７を三次元斜視図で示している。コンタクトプラグ７は、デバイスの主表面の上部に配置された導電体トラックと底部ソース／ドレイン領域６を接続する。個々のメモリセルをアドレスする手段としてデバイス上に配置された導電体トラックは、図１の上部においてビット線およびワード線の小さな部分により示されている。第１のビット線８があり、第１のビット線８は、上部ソース／ドレイン領域５の上面上の上部ソース／ドレイン領域５の列にコンタクトするために提供される。これは、図１のハッチングされた領域に示されており、その領域において、左側の上部ソース／ドレイン領域５の上面が第１のビット線８の下面の領域にコンタクトしている。下部ソース／ドレイン領域６は第２のビット線９と電気接続されており、第２のビット線は本実施形態のデバイスの主表面の上部に配置されている。下部ソース／ドレイン領域６と第２のビット線９の下面との鉛直方向の電気接続として、コンタクトプラグ７が提供されている。第１のビット線８と第２のビット線９は、平行かつ交互に配置されている。
【００２５】
ビット線に交差するワード線１０がビット線の上部にある。ワード線１０は、メモリセルの行のゲート電極４にコンタクトする。隠れた外形は破線により表されており、その外形の上部はワード線１０に覆われている。図１に示された左側のゲート電極は、斜視図により示されている。ゲート電極４の円形の上部領域は、斜視図では楕円形として表されており、ワード線１０にコンタクトされている。
【００２６】
導電体トラックは、デバイスの主表面の上部において、異なった高さにある３つの異なる配線層に配置されている。第１のビット線８は、半導体表面の真上に配置されている。第２のビット線９は、半導体表面の上部に隆起しており、半導体材料および特に上部ソース／ドレイン領域５と電気絶縁されている。第２のビット線９は、半導体の層または基板内において下部ソース／ドレイン領域６を直接接続する埋め込みビット線の形態としても実現され得る。下部ソース／ドレイン領域６は、第２のビット線として提供されたドープされた領域の部分を形成し得る。その第２のビット線は、メモリセルアレイの列に沿って連続的に延びている。好適には、ワード線１０は、ビット線の上部に配置されており、ビット線と電気絶縁されている。
【００２７】
図２は、凹部に対するビット線とワード線の配置を示したデバイスの上面図であり、その凹部は、メモリ層シーケンスとゲート電極とを備えている。メモリセルは、行列を形成する周期的な長方形のパターンに配置されている。図２において、列は左上から右下に延びており、行は左下から右上に延びている。メモリセルは、ゲート電極４を示す同心円と、凹部の円柱状の側壁に配置された周囲のメモリ層シーケンス３と、半導体の層または基板内のドープされた領域により形成された上部ソース／ドレイン領域５とにより表されている。図２において、下部ソース／ドレイン領域６の占有地は、メモリセルの２つの行の領域において線の間隔の広いハッチングにより示されている。
【００２８】
第１のビット線８は、図２の線の間隔の狭いハッチングにより表された領域において、２つの隣接した列におけるメモリセルの上部ソース／ドレイン領域５にコンタクトする。第２のビット線９は、２つの第１のビット線８の間にある。第２のビット線９も、列に沿って配置されており、隣接した列における結合されていないペアの１つに属したメモリセルにおける２つの隣接した列の下部ソース／ドレイン領域６に電気接続されている。メモリセルアレイは、そのメモリセルに区分されている。下部ソース／ドレイン領域６のドーピング原子の濃度が十分高い場合においては、第２のビット線９に沿ったコンタクトプラグ７の数は少なくても十分であり得るか、または下部ソース／ドレイン領域６が埋め込みビット線さえも形成し得る。例えば、その埋め込みビット線は、図２の線の間隔の広いハッチングにより示された領域全体にわたって連続的に延び得る。しかし、好適には、コンタクトのシーケンスを有する上部導電体トラックの形態の第２のビット線９を有し、ビット線９はコンタクトプラグ７を介して下部ソース／ドレイン領域６にコンタクトする。もしくは、下部ソース／ドレイン領域６は、４つの隣接した凹部にのみ延びた領域に制限され得る。図１および２に示されているように、その凹部の底部は完全に囲まれ得るが、そうである必要はない。凹部が円柱状の形状である必要はない。従って、各メモリセルに所望される表面積を適合することにより、最大の集積密度を得ることができる。
【００２９】
図２において、ビット線と、この例示的な実施形態において高位に配置されたワード線との相対位置は、ビット線がワード線１０により覆われた領域におけるビット線の長手方向の外形における破線によって示されている。図２において円が連続した線として示されているが、図２において円として表されているデバイスの要素は全て、ビット線の下部、かつワード線の下部、かつ電気絶縁またはパッシベーションとして提供された電気絶縁性の誘電体材料の下部に位置する。ワード線１０は、メモリセルアレイの列に沿って互いに平行に配置されている。技術的にはメタライゼーション層において実現され得る大きさにビット線およびワード線の幅を調節することができる。可能な限り図面を明確にすることを目的としたために、ビット線およびワード線の長手方向の大きさが図１と図２とにおいて異なる。しかし、その大きさは、リソグラフィと、導電体トラック間に必要な電気絶縁との要件によってのみ制限される。図１に係る断面は、図２において一点鎖線により示されており、その断面の視線は矢印により示されている。断面は曲線に沿って図示されており、その曲線は、図１の左側の円柱状の電極およびコンタクトプラグの三次元斜視図を説明する。図１と図２とを直接比較することによっても、平断面図として描かれていない、図１における第１および第２のビット線とワード線の部分の斜視図が理解しやすくなる。
【００３０】
本発明による電荷捕獲メモリセルの構造によって、メモリセルアレイがさらに縮小される。それは、チャネル長が、処理されるチップ領域の最小フィーチャサイズＦに依存しないためである。本発明により、少なくとも３Ｆ２／ビットのビット密度が可能になる。本トランジスタ構造の鉛直方向の形状により、平坦なトランジスタにおいて観測された長手方向のエッジ効果の大部分が除去される。それにより、動作中の振舞いが、いっそう、均一かつ予測可能になる。
【００３１】
本発明とその有利な点とについて詳しく記載してきたが、添付の特許請求の範囲により定義される本発明の精神および範囲から逸脱することなしに、種々の変化、置換、および変更がなされ得るということは理解されるべきである。本明細書において引用した文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００３２】
【図１】半導体メモリデバイス（ビット線およびワード線の部分を含む）の好適な実施形態の一部の模式的な断面図である。
【図２】デバイスの例示的な実施形態の上面図を示しており、凹部と、ゲート電極と、ビット線と、ワード線との配置が示されている。
【符号の説明】
【００３３】
１ 基板
２ 凹部
３ メモリ層シーケンス
４ ゲート電極
５ 上部ソース／ドレイン領域
６ 下部ソース／ドレイン領域
７ コンタクトプラグ
８ 第１のビット線
９ 第２のビット線
１０ ワード線
【技術分野】
【０００１】
本発明は、電荷捕獲半導体メモリデバイスに関し、特に、ＮＲＯＭセルのアレイを備えたメモリデバイスに関する。
【背景技術】
【０００２】
電気によりプログラミング可能かつ消去可能である不揮発性メモリセルは、メモリ層が、メモリ層よりも広いエネルギーバンドギャップを有する誘電体材料の閉じ込め層の間にある、誘電体材料のメモリ層シーケンスを備えた電荷捕獲（ｃｈａｒｇｅ−ｔｒａｐｐｉｎｇ）メモリセルとして実現され得る。メモリ層シーケンスは、半導体の層または基板内のチャネル領域とゲート電極との間に配置され、ゲート電極は、電界を印加することによりチャネルを制御することを目的として提供されている。セルのプログラミングは、チャネル領域内における荷電粒子、特に電子を加速することにより、閉じ込め（ｃｏｎｆｉｎｅｍｅｎｔ）層を貫通し、かつメモリ層に捕獲されるに十分な運動エネルギーを有する荷電粒子を生成することによって行われる。加速させる電界を印加するために、チャネル領域の両端にソース領域とドレイン領域とが提供されている。メモリセルのプログラミングされた状態が読み出されたときに、トランジスタ構造のスレッショルド電圧が検出される。電荷捕獲メモリセルの例には、ＳＯＮＯＳメモリセルがある。ＳＯＮＯＳメモリセルでは、各閉じ込め層が半導体材料の酸化物であり、メモリ層は半導体材料（通常は、シリコン）の窒化物である。
【０００３】
Ｂ．Ｅｉｔａｎらによる論文「ＮＲＯＭ： ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ， ２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ」，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２１巻、５４３ページ〜５４５ページ（２０００年）には、プログラミング電圧を反転したものである読出し電圧における動作（逆読出）に特に適合した酸化物−窒化物−酸化物のメモリ層シーケンスを備えた電荷捕獲メモリセルについて記載されている。酸化物−窒化物−酸化物の層シーケンスの設計により、特に、直接トンネリングする領域がなくなり、また、捕獲された荷電粒子の鉛直方向の保持が確保される。酸化物層の厚みは５ｎｍよりも大きいと特徴付けられる。
【０００４】
閉じ込め層よりも狭いエネルギーバンドギャップを有する別の誘電体材料にメモリ層を代えることができる。荷電粒子の優れた閉じ込め、つまりは優れたデータ保持を得るためには、可能な限りエネルギーバンドギャップの差が大きい必要がある。閉じ込め層として二酸化シリコンを用いる場合において、メモリ層は、タンタル酸化物、カドミウムシリケート、チタン酸化物、ジルコニウム酸化物、またはアルミニウム酸化物であり得る。また、メモリ層の材料として、導電性の真性（ドープされていない）シリコンが用いられ得る。
【０００５】
標準的な平坦なＮＲＯＭセルを用いて、動作電圧を逆方向に印加することによってチャネルの両端にビットを記憶することができる。これは、各メモリセルに２つのビットをプログラミングすることができるということを意味する。しかし、セルの大きさの縮小により電荷を蓄積するための位置が近接するほどに、２つのビットの分離は一層困難になる。このことは、平坦なＮＲＯＭセルのスケーラビリティに制限を課す。
【０００６】
所望される最小有効チャネル長により、電荷捕獲セルを備えた半導体メモリデバイスのさらなる小型化が制限される。この問題の除去を目的として、トレンチの側壁に配置されたメモリセルが提案されている。トレンチ内にゲート電極を配置することにより、側壁および／またはトレンチの底部に沿って延びるチャネルを制御することができる。ソース領域およびドレイン領域は、トレンチに隣接してデバイスの上面に、または、その上面とトレンチの底部領域とに配置される。従って、そのトレンチトランジスタ構造は、メモリセルアレイに所望される表面積を大いに低減するに適する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、大きさがさらに低減された電荷捕獲半導体メモリデバイスを提供することにある。
【０００８】
本発明のさらなる課題は、極度に低減された領域のメモリセルアレイに配置された電荷捕獲セル内の２つのビットの分離を改善することにある。
【０００９】
本発明のさらにさらなる課題は、２つ以上のビットのプログラミングのために提供されたＮＲＯＭセルを備えた極度に縮小化されたメモリセルアレイを提供することにある。
【課題を解決するための手段】
【００１０】
本発明による電荷捕獲メモリデバイスの実施形態を生成するには、標準的な半導体技術で十分である。
【００１１】
このメモリデバイスは、半導体の層または基板の主表面における凹部により形成されたメモリセルを備える。その凹部は、好適には円柱状であり、側壁にメモリ層シーケンスが提供されている。凹部の内部は導電性材料に満たされており、その導電性材料はゲート電極を形成する。凹部の上部および下部に隣接した半導体材料にドープすることにより、ソース領域およびドレイン領域が形成されている。凹部の底部に接触した下部ソース／ドレイン領域は、コンタクトプラグによりコンタクトされ得る。コンタクトプラグは、配線層の導電体トラックを用いて下部ソース／ドレイン領域の電気接続を可能にする。上部ソース／ドレイン領域は、好適には、凹部の上部を囲み、半導体の層または基板の主表面における領域上に制限される。その領域において、対応するビット線がコンタクトされ得る。
【００１２】
このようにして、デバイスの上面において互いに平行に配置されたビット線によって、上部ソース／ドレイン領域の列および下部ソース／ドレイン領域の列が電気接続され得る。ワード線はビット線と交差する。ワード線は、互いに平行に配置されており、ビット線と電気絶縁されており、メモリセルのゲート電極の行を接続する。メモリ層シーケンスは、少なくともソース／ドレイン領域に隣接して提供され、それにより、チャネル領域の両端に情報ビットを格納することができる。チャネル領域は、凹部の好適には円柱状である側壁の半導体材料内に形成されている。
【００１３】
本発明は、さらに以下の手段を提供する。
【００１４】
（項目１）
電荷捕獲半導体メモリデバイスであって、
凹部を有する主表面を有する半導体の層または基板であって、該凹部が、該主表面の垂直方向に該半導体の層または基板の中に延びており、かつ側壁と該主表面から最大距離にある底部領域とを有する、半導体の層または基板と、
少なくとも該凹部の該側壁の一領域に配置されたメモリ層シーケンスと、
該凹部の中に配置されたゲート電極と、
該主表面に隣接して該側壁の上部に位置する上部ソース／ドレイン領域と、
該底部領域に隣接して該側壁の下部に位置する下部ソース／ドレイン領域と、
該ゲート電極と該上部ソース／ドレイン領域と該下部ソース／ドレイン領域とへの電圧の印加を提供する手段と
を備える、電荷捕獲半導体メモリデバイス。
【００１５】
（項目２）
上記凹部が円柱状の形状であり、上記底部領域が平坦である、または丸みをおびている、項目１に記載の電荷捕獲半導体メモリデバイス。
【００１６】
（項目３）
上記電圧の印加を提供する手段が、上記下部ソース／ドレイン領域の上に配置されたコンタクトプラグを備える、項目１または２に記載の電荷捕獲半導体メモリデバイス。
【００１７】
（項目４）
上記上部ソース／ドレイン領域が、上記主表面の中に位置する上部境界表面を有する、項目１または２に記載の電荷捕獲半導体メモリデバイス。
【００１８】
（項目５）
上記半導体の層または基板の中の凹部のアレイであって、メモリ層シーケンスと、ゲート電極と、上部ソース／ドレイン領域と、下部ソース／ドレイン領域とが各凹部に提供されており、複数の行および列を備える、凹部のアレイと、
互いに平行に配置された第１のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該上部ソース／ドレイン領域への複数の電気接続が各第１のビット線に提供されている、第１のビット線のアレイと、
該第１のビット線に平行に配置された第２のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該下部ソース／ドレイン領域への複数の電気接続が各第２のビット線に提供されている、第２のビット線のアレイと、
互いに平行に配置されたワード線のアレイであって、該行のうちの１つに沿って配置された複数の該ゲート電極への複数の電気接続が各ワード線に提供されている、ワード線のアレイとをさらに備える、項目１または２に記載の電荷捕獲半導体メモリデバイス。
【００１９】
（項目６）
上記凹部のアレイが、隣接した列における結合されていないペアを備えており、該ペアの各々における上記下部ソース／ドレイン領域が、上記半導体の層または基板の中において連続的にドープされた領域により形成される、項目５に記載の電荷捕獲半導体メモリデバイス。
【００２０】
（項目７）
上記第２のビット線の各々が、上記隣接した列のペアのうちの１つに提供されており、
各第２のビット線に提供された複数のコンタクトプラグであって、各コンタクトプラグが、上記凹部のうちの４つの隣接した凹部の間に位置する領域の中の下部ソース／ドレイン領域における上記連続的にドープされた領域にコンタクトするように配置されている、複数のコンタクトプラグをさらに備える、項目６に記載の電荷捕獲半導体メモリデバイス。
（摘要）
メモリセルは、半導体基板の主表面における好適には円柱状の凹部により形成され、側壁におけるメモリ層シーケンスとゲート電極とを備えており、列を成して第１および第２のビット線に接続された上部および下部ソース／ドレイン領域が提供されている。ワード線が、第１および第２のビット線の上部に配置されており、ゲート電極の行に接続されている。その鉛直方向のトランジスタ構造により、セルのさらなる縮小化が容易になり、所望される最小有効チャネル長が可能になる。
【００２１】
上記ならびに別の本発明の課題、特徴、および有利な点は、下記の図面の簡単な説明と、発明を実施するための最良の形態と、添付の特許請求の範囲と、図面とから明らかになる。
【発明を実施するための最良の形態】
【００２２】
本発明の電荷捕獲半導体メモリデバイスは、主表面を有する半導体の層または基板を備え、その層または基板内に凹部が形成されており、好適には、その形成はエッチング法による。その凹部は個々のメモリセルの占有地の役目をし、各メモリセルはトランジスタ構造およびメモリ層シーケンスを備える。図１は、円柱状の凹部２がエッチングされた半導体材料の基板１の断面図を示しており、好適には、その半導体材料はシリコンである。図１の理想化された図面は、底部領域が平坦である２つの円柱状の形状をした凹部を示している。標準的なエッチング方法によると、そのデバイスの現実の実施形態は、凹部の底部が丸みをおびるか、または先細り（ｔａｐｅｒｉｎｇ）になるように実現されると考えられる。いずれの場合にも、凹部の幾何学的な形状への制限はない。好適には凹部は円柱状であるが、実際の形状は理想的な円柱状の形状とずれ得る。凹部の側壁は、メモリ層シーケンス３に被覆されており、メモリ層シーケンス３は、少なくとも、ソース／ドレイン領域に隣接して側壁の領域に配置されている。凹部の内部は、ゲート電極４の材料により満たされている。ゲート電極４の円柱状の形状は、ゲート電極を三次元斜視図で示す図１の左側に示されている。そのことについて、図２に関連してさらに説明する。
【００２３】
図１は、ドープされた領域により形成された上部ソース／ドレイン領域５および下部ソース／ドレイン領域６の占有地を示し、その領域は、周知の注入法により生成された標準的な拡散領域であり得る。メモリ層シーケンス３は、電荷捕獲メモリ層シーケンスの形成に適切な材料の任意のシーケンスであり得る。例えば、酸化物−窒化物−酸化物の層シーケンスであり、その窒化物層はメモリ層を形成し、セルのプログラミングの間に、そのメモリ層において荷電粒子が捕獲される。
【００２４】
図１は、コンタクトプラグ７を三次元斜視図で示している。コンタクトプラグ７は、デバイスの主表面の上部に配置された導電体トラックと底部ソース／ドレイン領域６を接続する。個々のメモリセルをアドレスする手段としてデバイス上に配置された導電体トラックは、図１の上部においてビット線およびワード線の小さな部分により示されている。第１のビット線８があり、第１のビット線８は、上部ソース／ドレイン領域５の上面上の上部ソース／ドレイン領域５の列にコンタクトするために提供される。これは、図１のハッチングされた領域に示されており、その領域において、左側の上部ソース／ドレイン領域５の上面が第１のビット線８の下面の領域にコンタクトしている。下部ソース／ドレイン領域６は第２のビット線９と電気接続されており、第２のビット線は本実施形態のデバイスの主表面の上部に配置されている。下部ソース／ドレイン領域６と第２のビット線９の下面との鉛直方向の電気接続として、コンタクトプラグ７が提供されている。第１のビット線８と第２のビット線９は、平行かつ交互に配置されている。
【００２５】
ビット線に交差するワード線１０がビット線の上部にある。ワード線１０は、メモリセルの行のゲート電極４にコンタクトする。隠れた外形は破線により表されており、その外形の上部はワード線１０に覆われている。図１に示された左側のゲート電極は、斜視図により示されている。ゲート電極４の円形の上部領域は、斜視図では楕円形として表されており、ワード線１０にコンタクトされている。
【００２６】
導電体トラックは、デバイスの主表面の上部において、異なった高さにある３つの異なる配線層に配置されている。第１のビット線８は、半導体表面の真上に配置されている。第２のビット線９は、半導体表面の上部に隆起しており、半導体材料および特に上部ソース／ドレイン領域５と電気絶縁されている。第２のビット線９は、半導体の層または基板内において下部ソース／ドレイン領域６を直接接続する埋め込みビット線の形態としても実現され得る。下部ソース／ドレイン領域６は、第２のビット線として提供されたドープされた領域の部分を形成し得る。その第２のビット線は、メモリセルアレイの列に沿って連続的に延びている。好適には、ワード線１０は、ビット線の上部に配置されており、ビット線と電気絶縁されている。
【００２７】
図２は、凹部に対するビット線とワード線の配置を示したデバイスの上面図であり、その凹部は、メモリ層シーケンスとゲート電極とを備えている。メモリセルは、行列を形成する周期的な長方形のパターンに配置されている。図２において、列は左上から右下に延びており、行は左下から右上に延びている。メモリセルは、ゲート電極４を示す同心円と、凹部の円柱状の側壁に配置された周囲のメモリ層シーケンス３と、半導体の層または基板内のドープされた領域により形成された上部ソース／ドレイン領域５とにより表されている。図２において、下部ソース／ドレイン領域６の占有地は、メモリセルの２つの行の領域において線の間隔の広いハッチングにより示されている。
【００２８】
第１のビット線８は、図２の線の間隔の狭いハッチングにより表された領域において、２つの隣接した列におけるメモリセルの上部ソース／ドレイン領域５にコンタクトする。第２のビット線９は、２つの第１のビット線８の間にある。第２のビット線９も、列に沿って配置されており、隣接した列における結合されていないペアの１つに属したメモリセルにおける２つの隣接した列の下部ソース／ドレイン領域６に電気接続されている。メモリセルアレイは、そのメモリセルに区分されている。下部ソース／ドレイン領域６のドーピング原子の濃度が十分高い場合においては、第２のビット線９に沿ったコンタクトプラグ７の数は少なくても十分であり得るか、または下部ソース／ドレイン領域６が埋め込みビット線さえも形成し得る。例えば、その埋め込みビット線は、図２の線の間隔の広いハッチングにより示された領域全体にわたって連続的に延び得る。しかし、好適には、コンタクトのシーケンスを有する上部導電体トラックの形態の第２のビット線９を有し、ビット線９はコンタクトプラグ７を介して下部ソース／ドレイン領域６にコンタクトする。もしくは、下部ソース／ドレイン領域６は、４つの隣接した凹部にのみ延びた領域に制限され得る。図１および２に示されているように、その凹部の底部は完全に囲まれ得るが、そうである必要はない。凹部が円柱状の形状である必要はない。従って、各メモリセルに所望される表面積を適合することにより、最大の集積密度を得ることができる。
【００２９】
図２において、ビット線と、この例示的な実施形態において高位に配置されたワード線との相対位置は、ビット線がワード線１０により覆われた領域におけるビット線の長手方向の外形における破線によって示されている。図２において円が連続した線として示されているが、図２において円として表されているデバイスの要素は全て、ビット線の下部、かつワード線の下部、かつ電気絶縁またはパッシベーションとして提供された電気絶縁性の誘電体材料の下部に位置する。ワード線１０は、メモリセルアレイの列に沿って互いに平行に配置されている。技術的にはメタライゼーション層において実現され得る大きさにビット線およびワード線の幅を調節することができる。可能な限り図面を明確にすることを目的としたために、ビット線およびワード線の長手方向の大きさが図１と図２とにおいて異なる。しかし、その大きさは、リソグラフィと、導電体トラック間に必要な電気絶縁との要件によってのみ制限される。図１に係る断面は、図２において一点鎖線により示されており、その断面の視線は矢印により示されている。断面は曲線に沿って図示されており、その曲線は、図１の左側の円柱状の電極およびコンタクトプラグの三次元斜視図を説明する。図１と図２とを直接比較することによっても、平断面図として描かれていない、図１における第１および第２のビット線とワード線の部分の斜視図が理解しやすくなる。
【００３０】
本発明による電荷捕獲メモリセルの構造によって、メモリセルアレイがさらに縮小される。それは、チャネル長が、処理されるチップ領域の最小フィーチャサイズＦに依存しないためである。本発明により、少なくとも３Ｆ２／ビットのビット密度が可能になる。本トランジスタ構造の鉛直方向の形状により、平坦なトランジスタにおいて観測された長手方向のエッジ効果の大部分が除去される。それにより、動作中の振舞いが、いっそう、均一かつ予測可能になる。
【００３１】
本発明とその有利な点とについて詳しく記載してきたが、添付の特許請求の範囲により定義される本発明の精神および範囲から逸脱することなしに、種々の変化、置換、および変更がなされ得るということは理解されるべきである。本明細書において引用した文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００３２】
【図１】半導体メモリデバイス（ビット線およびワード線の部分を含む）の好適な実施形態の一部の模式的な断面図である。
【図２】デバイスの例示的な実施形態の上面図を示しており、凹部と、ゲート電極と、ビット線と、ワード線との配置が示されている。
【符号の説明】
【００３３】
１ 基板
２ 凹部
３ メモリ層シーケンス
４ ゲート電極
５ 上部ソース／ドレイン領域
６ 下部ソース／ドレイン領域
７ コンタクトプラグ
８ 第１のビット線
９ 第２のビット線
１０ ワード線
【特許請求の範囲】
【請求項１】
電荷捕獲半導体メモリデバイスであって、
凹部を有する主表面を有する半導体の層または基板であって、該凹部が、該主表面の垂直方向に該半導体の層または基板の中に延びており、かつ側壁と該主表面から最大距離にある底部領域とを有する、半導体の層または基板と、
少なくとも該凹部の該側壁の一領域に配置されたメモリ層シーケンスと、
該凹部の中に配置されたゲート電極と、
該主表面に隣接して該側壁の上部に位置する上部ソース／ドレイン領域と、
該底部領域に隣接して該側壁の下部に位置する下部ソース／ドレイン領域と、
該ゲート電極と該上部ソース／ドレイン領域と該下部ソース／ドレイン領域とへの電圧の印加を提供する手段と
を備える、電荷捕獲半導体メモリデバイス。
【請求項２】
前記凹部が円柱状の形状であり、前記底部領域が平坦である、または丸みをおびている、請求項１に記載の電荷捕獲半導体メモリデバイス。
【請求項３】
前記電圧の印加を提供する手段が、前記下部ソース／ドレイン領域の上に配置されたコンタクトプラグを備える、請求項１または２に記載の電荷捕獲半導体メモリデバイス。
【請求項４】
前記上部ソース／ドレイン領域が、前記主表面の中に位置する上部境界表面を有する、請求項１または２に記載の電荷捕獲半導体メモリデバイス。
【請求項５】
前記半導体の層または基板の中の凹部のアレイであって、メモリ層シーケンスと、ゲート電極と、上部ソース／ドレイン領域と、下部ソース／ドレイン領域とが各凹部に提供されており、複数の行および列を備える、凹部のアレイと、
互いに平行に配置された第１のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該上部ソース／ドレイン領域への複数の電気接続が各第１のビット線に提供されている、第１のビット線のアレイと、
該第１のビット線に平行に配置された第２のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該下部ソース／ドレイン領域への複数の電気接続が各第２のビット線に提供されている、第２のビット線のアレイと、
互いに平行に配置されたワード線のアレイであって、該行のうちの１つに沿って配置された複数の該ゲート電極への複数の電気接続が各ワード線に提供されている、ワード線のアレイとをさらに備える、請求項１または２に記載の電荷捕獲半導体メモリデバイス。
【請求項６】
前記凹部のアレイが、隣接した列における結合されていないペアを備えており、該ペアの各々における前記下部ソース／ドレイン領域が、前記半導体の層または基板の中において連続的にドープされた領域により形成される、請求項５に記載の電荷捕獲半導体メモリデバイス。
【請求項７】
前記第２のビット線の各々が、前記隣接した列のペアのうちの１つに提供されており、
各第２のビット線に提供された複数のコンタクトプラグであって、各コンタクトプラグが、前記凹部のうちの４つの隣接した凹部の間に位置する領域の中の下部ソース／ドレイン領域における前記連続的にドープされた領域にコンタクトするように配置されている、複数のコンタクトプラグをさらに備える、請求項６に記載の電荷捕獲半導体メモリデバイス。
【請求項１】
電荷捕獲半導体メモリデバイスであって、
凹部を有する主表面を有する半導体の層または基板であって、該凹部が、該主表面の垂直方向に該半導体の層または基板の中に延びており、かつ側壁と該主表面から最大距離にある底部領域とを有する、半導体の層または基板と、
少なくとも該凹部の該側壁の一領域に配置されたメモリ層シーケンスと、
該凹部の中に配置されたゲート電極と、
該主表面に隣接して該側壁の上部に位置する上部ソース／ドレイン領域と、
該底部領域に隣接して該側壁の下部に位置する下部ソース／ドレイン領域と、
該ゲート電極と該上部ソース／ドレイン領域と該下部ソース／ドレイン領域とへの電圧の印加を提供する手段と
を備える、電荷捕獲半導体メモリデバイス。
【請求項２】
前記凹部が円柱状の形状であり、前記底部領域が平坦である、または丸みをおびている、請求項１に記載の電荷捕獲半導体メモリデバイス。
【請求項３】
前記電圧の印加を提供する手段が、前記下部ソース／ドレイン領域の上に配置されたコンタクトプラグを備える、請求項１または２に記載の電荷捕獲半導体メモリデバイス。
【請求項４】
前記上部ソース／ドレイン領域が、前記主表面の中に位置する上部境界表面を有する、請求項１または２に記載の電荷捕獲半導体メモリデバイス。
【請求項５】
前記半導体の層または基板の中の凹部のアレイであって、メモリ層シーケンスと、ゲート電極と、上部ソース／ドレイン領域と、下部ソース／ドレイン領域とが各凹部に提供されており、複数の行および列を備える、凹部のアレイと、
互いに平行に配置された第１のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該上部ソース／ドレイン領域への複数の電気接続が各第１のビット線に提供されている、第１のビット線のアレイと、
該第１のビット線に平行に配置された第２のビット線のアレイであって、該列のうちの１つに沿って配置された複数の該下部ソース／ドレイン領域への複数の電気接続が各第２のビット線に提供されている、第２のビット線のアレイと、
互いに平行に配置されたワード線のアレイであって、該行のうちの１つに沿って配置された複数の該ゲート電極への複数の電気接続が各ワード線に提供されている、ワード線のアレイとをさらに備える、請求項１または２に記載の電荷捕獲半導体メモリデバイス。
【請求項６】
前記凹部のアレイが、隣接した列における結合されていないペアを備えており、該ペアの各々における前記下部ソース／ドレイン領域が、前記半導体の層または基板の中において連続的にドープされた領域により形成される、請求項５に記載の電荷捕獲半導体メモリデバイス。
【請求項７】
前記第２のビット線の各々が、前記隣接した列のペアのうちの１つに提供されており、
各第２のビット線に提供された複数のコンタクトプラグであって、各コンタクトプラグが、前記凹部のうちの４つの隣接した凹部の間に位置する領域の中の下部ソース／ドレイン領域における前記連続的にドープされた領域にコンタクトするように配置されている、複数のコンタクトプラグをさらに備える、請求項６に記載の電荷捕獲半導体メモリデバイス。
【図１】
【図２】
【図２】
【公開番号】特開２００６−８６５２２（Ｐ２００６−８６５２２Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００５−２５７１５９（Ｐ２００５−２５７１５９）
【出願日】平成１７年９月５日（２００５．９．５）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１７年９月５日（２００５．９．５）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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